CN104393869A - 一种动态控制频率范围的方法及电路装置 - Google Patents

Abstract

本发明提供一种动态控制频率范围的方法及电路装置，上述方法包括以下步骤：控制模块根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过结果比较模块触发定时器开始定时和计数器开始计数；定时时间到达时，计数器停止计数并将计数值发送至所述结果比较模块；所述结果比较模块根据获得的基准频率和计数值，获得调整后的晶振频率值并将所述调整后的晶振频率值分别与预设的晶振频率最高值、预设的晶振频率最低值进行比较并根据比较结果，按照预设处理策略，进行相应处理。本发明实现了晶振频率范围可变，灵活性得到很大的提升，更好地实现了功耗与性能的平衡。

Description

一种动态控制频率范围的方法及电路装置

技术领域

本发明属于信号控制领域，尤其涉及一种动态控制频率范围的方法及电路装置。

背景技术

时钟晶振为芯片中数字系统提供各种频率的时钟，其频率大小直接决定芯片是否合格，频率过大，功耗增加时序过紧；频率过小，芯片效率降低。当芯片应用范围对功耗要求严格时，需要降低基准频率，以降低功耗；当芯片应用对性能要求严格时，需要提高基准频率，以提高芯片处理数据的速度。

芯片集成晶振相对于外部独立晶振，面积减小、成本降低，但是由于芯片工艺和晶圆位置不同，每一颗芯片内晶振误差范围在+-20％，针对此误差，现有技术的实现方案为，在芯片晶圆级测试阶段，以一个基准频率，批量的对芯片进行微调，微调后误差减小，频率范围固定，比如：误差从基准频率的+-20％减小到+-5％。

因此，现有时钟晶振微调电路基准频率固定，不利于芯片根据不同客户需求，配置不同最高频率，使芯片良品率和适用范围大大降低。

发明内容

本发明提供一种动态控制频率范围的方法及电路装置，以解决上述问题。

本发明还提供一种动态控制频率范围的方法，包括以下步骤：

控制模块根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过结果比较模块触发定时器开始定时和计数器开始计数；

定时时间到达时，计数器停止计数并将计数值发送至所述结果比较模块；

所述结果比较模块根据获得的基准频率和计数值，获得调整后的晶振频率值并将所述调整后的晶振频率值分别与预设的晶振频率最高值、预设的晶振频率最低值进行比较并根据比较结果，按照预设处理策略，进行相应处理。

本发明还提供一种动态控制频率范围的电路装置，包括控制模块、结果比较模块、定时器、计数器；其中，所述控制模块与所述结果比较模块相连；所述结果比较模块分别与所述定时器、所述计数器相连；

所述控制模块，用于根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过所述结果比较模块触发定时器开始定时和计数器开始计数；

所述定时器，用于控制定时时间；

所述计数器，用于停止计数时将计数值发送至所述结果比较模块；

所述结果比较模块，用于根据获得的基准频率和计数值，获得调整后的晶振频率值并将所述调整后的晶振频率值分别与预设的晶振频率最高值、预设的晶振频率最低值进行比较并根据比较结果，按照预设处理策略，进行相应处理。

相较于先前技术，根据本发明提供的一种动态控制频率范围的方法及电路装置，实现了晶振频率范围可变，灵活性得到很大的提升，更好地实现了功耗与性能的平衡。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1所示为本发明实施例1的动态控制频率范围的方法流程图；

图2所示为本发明实施例2的动态控制频率范围的方法流程图；

图3所示为本发明实施例3的动态控制频率范围的电路装置结构图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

图1所示为本发明实施例1的动态控制频率范围的方法流程图，包括以下步骤：

步骤101：输入输出模块通过参考时钟进行定时并设置定时器和定时时间，晶振频率输出模块通过输出时钟设置计数器；

输入输出模块通过参考时钟进行定时并设置定时器和定时时间，晶振频率输出模块通过输出时钟设置计数器的过程为：

输入输出模块(芯片中的input/output模块)通过参考时钟clk_ref进行定时并设置定时器clk_ref_cnt和定时时间；晶振频率输出模块通过输出时钟clk_osc设置计数器osc_cnt，所述clk_osc是指被微调时钟。

定时时间可以根据实际情况进行灵活设定(例如：10ms)，在此不限定本发明的保护范围；定时时间过短影响精度，过长则浪费测试时间；如需使微调更快，则设置定时时间更小，反之则更大。

步骤102：控制模块根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过结果比较模块触发定时器开始定时和计数器开始计数；

控制模块通过IO端口采集基准频率索引值(OSC_OPT)，根据其存储的基准频率索引值与基准频率对照表，获得基准频率并将所述基准频率发送至结果比较模块，同时发出确认位至结果比较模块，触发定时器开始定时和计数器开始计数。

控制模块在参考时钟clk_ref上升沿通过IO端口采集基准频率索引值(OSC_OPT)。

因为在参考时钟clk_ref上升沿通过IO端口采集基准频率索引值，充分保证芯片内部采集时IO端口数据时稳定的，避免亚稳态。

基准频率索引值与基准频率对照表如表1所示：

基准频率索引值与基准频率对照表

基准频率索引值即OSC_OPT值	基准频率	OSC_LOW值	OSC_HIGH值
				0	24M	28500	31500
1	25M	29687	32812
				2	26M	30875	34125
3	27M	32062	35437
				4	28M	33250	36750
5	29M	34437	38062
				6	30M	35625	39375
7	31M	36812	40687
				8	32M	38000	42000

表1

表1中基准频率对应的晶振频率最低值即OSC_LOW值、晶振频率最高值即OSC_HIGH值，是调整后的基准频率所允许的极限值。

比如：需要使晶振频率在30M+-5％范围内，则外部输入OSC_OPT值为6。

步骤103：定时时间到达时，计数器osc_cnt停止计数并将计数值发送至结果比较模块；

步骤104：所述结果比较模块根据获得的基准频率和计数值，获得调整后的晶振频率值并将所述调整后的晶振频率值分别与预设的晶振频率最高值、预设的晶振频率最低值进行比较并根据比较结果，按照预设处理策略，进行相应处理。

若调整后的晶振频率值大于或等于预设的晶振频率最低值并且小于或等于预设的晶振频率最高值，则所述结果比较模块将所述调整后的晶振频率值发送至晶振频率输出模块；

所述晶振频率输出模块输出所述调整后的晶振频率值；其中，所述结果比较模块存储基准频率索引值与基准频率对照表。

若所述调整后的晶振频率值大于所述晶振频率最高值或者所述调整后的晶振频率值小于所述晶振频率最低值，则所述结果比较模块将所述调整后的晶振频率值发送至所述晶振频率控制模块(freq_ctrl)；

所述晶振频率控制模块按照预设的频率调整常数，对所述调整后的晶振频率值进行再次调整，直至多次调整后的晶振频率值大于或等于预设的晶振频率最低值并且小于或等于晶振频率最高值，并将多次调整后的晶振频率值发送至晶振频率输出模块；

所述晶振频率输出模块输出多次调整后的晶振频率值。

若调整的次数大于预设次数并且多次调整后的晶振频率值大于所述晶振频率最高值或者小于所述晶振频率最低值，则所述晶振频率控制模块直接发送报警信息，提示微调失败。

图2所示为本发明实施例2的动态控制频率范围的方法流程图，包括以下步骤：

步骤201：控制模块根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过结果比较模块触发定时器开始定时和计数器开始计数；

步骤202：定时时间到达时，计数器停止计数并将计数值发送至所述结果比较模块；

步骤203：所述结果比较模块根据获得的基准频率和计数值，获得调整后的晶振频率值并将所述调整后的晶振频率值分别与预设的晶振频率最高值、预设的晶振频率最低值进行比较并根据比较结果，按照预设处理策略，进行相应处理。

图3所示为本发明实施例3的动态控制频率范围的电路装置结构图，包括控制模块、结果比较模块、定时器、计数器；其中，所述控制模块与所述结果比较模块相连；所述结果比较模块分别与所述定时器、所述计数器相连；

所述控制模块，用于根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过所述结果比较模块触发定时器开始定时和计数器开始计数；

所述定时器，用于控制定时时间；

所述计数器，用于停止计数时将计数值发送至所述结果比较模块；

所述结果比较模块，用于根据获得的基准频率和计数值，获得调整后的晶振频率值并将所述调整后的晶振频率值分别与预设的晶振频率最高值、预设的晶振频率最低值进行比较并根据比较结果，按照预设处理策略，进行相应处理。

该电路装置还包括输入输出模块、晶振频率控制模块、晶振频率输出模块；所述输入输出模块与所述定时器直接相连；所述结果比较模块分别与所述晶振频率控制模块、所述晶振频率输出模块相连；所述晶振频率控制模块与所述晶振频率输出模块相连；所述晶振频率输出模块还与所述计数器直接相连；

所述输入输出模块，用于通过参考时钟进行定时并设置定时器和定时时间；

所述晶振频率控制模块，用于根据所述结果比较模块的输出结果，获取调整后的晶振频率值并发送至晶振频率输出模块；

所述晶振频率输出模块，用于通过输出时钟设置计数器；还用于接收所述晶振频率控制模块发送的调整后的晶振频率值并输出。

相较于先前技术，根据本发明提供的一种动态控制频率范围的方法及电路装置，实现了晶振频率范围可变，灵活性得到很大的提升，更好地实现了功耗与性能的平衡。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种动态控制频率范围的方法，其特征在于，包括以下步骤：

控制模块根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过结果比较模块触发定时器开始定时和计数器开始计数；

定时时间到达时，计数器停止计数并将计数值发送至所述结果比较模块；

所述结果比较模块根据获得的基准频率和计数值，获得调整后的晶振频率值并将所述调整后的晶振频率值分别与预设的晶振频率最高值、预设的晶振频率最低值进行比较并根据比较结果，按照预设处理策略，进行相应处理。

2.根据权利要求1所述的方法，其特征在于，控制模块根据得到的基准频率索引值之前，还包括：

输入输出模块通过参考时钟进行定时并设置定时器和定时时间，晶振频率输出模块通过输出时钟设置计数器。

3.根据权利要求2所述的方法，其特征在于：输入输出模块通过参考时钟clk_ref进行定时并设置定时器clk_ref_cnt和定时时间；晶振频率输出模块通过输出时钟clk_osc设置计数器osc_cnt，所述clk_osc是指被微调时钟。

4.根据权利要求1所述的方法，其特征在于，控制模块通过IO端口采集基准频率索引值OSC_OPT，根据其存储的基准频率索引值与基准频率对照表，获得基准频率并将所述基准频率发送至结果比较模块，同时发出确认位，触发定时器开始定时和计数器开始计数。

5.根据权利要求4所述的方法，其特征在于，控制模块在参考时钟clk_ref上升沿通过IO端口采集基准频率索引值OSC_OPT。

6.根据权利要求1所述的方法，其特征在于，若调整后的晶振频率值大于或等于预设的晶振频率最低值并且小于或等于预设的晶振频率最高值，则所述结果比较模块将所述调整后的晶振频率值发送至晶振频率输出模块；

所述晶振频率输出模块输出所述调整后的晶振频率值；其中，所述结果比较模块存储基准频率索引值与基准频率对照表。

7.根据权利要求1所述的方法，其特征在于，若调整后的晶振频率值大于所述晶振频率最高值或者调整后的晶振频率值小于所述晶振频率最低值，则所述结果比较模块将所述调整后的晶振频率值发送至所述晶振频率控制模块freq_ctrl；

所述晶振频率控制模块按照预设的频率调整常数，对所述调整后的晶振频率值进行再次调整，直至多次调整后的晶振频率值大于或等于预设的晶振频率最低值并且小于或等于晶振频率最高值，并将多次调整后的晶振频率值发送至晶振频率输出模块；

所述晶振频率输出模块输出多次调整后的晶振频率值。

8.根据权利要求7所述的方法，其特征在于，若调整的次数大于预设次数并且多次调整后的晶振频率值大于所述晶振频率最高值或者小于所述晶振频率最低值，则所述晶振频率控制模块直接发送报警信息，提示微调失败。

9.一种动态控制频率范围的电路装置，其特征在于，包括控制模块、结果比较模块、定时器、计数器；其中，所述控制模块与所述结果比较模块相连；所述结果比较模块分别与所述定时器、所述计数器相连；

所述控制模块，用于根据得到的基准频率索引值，获取基准频率并将所述基准频率发送至结果比较模块，同时通过所述结果比较模块触发定时器开始定时和计数器开始计数；

所述定时器，用于控制定时时间；

所述计数器，用于停止计数时将计数值发送至所述结果比较模块；

所述结果比较模块，用于根据获得的基准频率和计数值，获得调整后的晶振频率值并将所述调整后的晶振频率值分别与预设的晶振频率最高值、预设的晶振频率最低值进行比较并根据比较结果，按照预设处理策略，进行相应处理。

10.根据权利要求9所述的电路装置，其特征在于，还包括输入输出模块、晶振频率控制模块、晶振频率输出模块；所述输入输出模块与所述定时器直接相连；所述结果比较模块分别与所述晶振频率控制模块、所述晶振频率输出模块相连；所述晶振频率控制模块与所述晶振频率输出模块相连；所述晶振频率输出模块还与所述计数器直接相连；

所述输入输出模块，用于通过参考时钟进行定时并设置定时器和定时时

间；

所述晶振频率控制模块，用于根据所述结果比较模块的输出结果，获取调整后的晶振频率值并发送至晶振频率输出模块；

所述晶振频率输出模块，用于通过输出时钟设置计数器；还用于接收所述晶振频率控制模块发送的调整后的晶振频率值并输出。