CN104318534B - 一种实时二维卷积数字滤波系统 - Google Patents

Abstract

本发明属于图像处理领域，提供了一种实时二维卷积数字滤波系统。该系统利用二维卷积滤波器芯片直接对模/数转换单元输出的图像数据进行滤波处理，由可编程逻辑电路向二维卷积滤波器芯片输出译码信号和逻辑合成信号，并由数字信号处理器配合译码信号，向二维卷积滤波器芯片输出位掩码。该系统对PAL制视频信号的数据延迟时间为128.3μs，远低于采用专用硬件电路方式实现二维卷积数字滤波时由于帧存而产生的至少20ms的延时，极大提高了滤波实时性；同时，该系统仅利用数字信号处理器对二维卷积滤波器芯片设置滤波核参数，之后二维卷积滤波器芯片便可独立运行，不占用数字信号处理器的资源，且对滤波核参数的设置修改更方便，易用性佳。

Description

一种实时二维卷积数字滤波系统

技术领域

本发明属于图像处理领域，尤其涉及一种实时二维卷积数字滤波系统。

背景技术

数字滤波是图像预处理的一项关键技术。二维卷积数字滤波是数字滤波的一种实现方式，其主要通过领域平均来平滑图像，可减小或消除图像噪声，从而提高信噪比。现有技术提供的二维卷积数字滤波的实现方式有如下两种：

一、计算机处理方式。该种实现方式包括以下步骤：a、将PAL制视频信号采集到计算机中，形成图片序列；b、选取所需的滤波算法对图片序列中的每一幅图片逐一进行处理；c、处理后的图片形成新的图片序列后输出。

该种实现方式对滤波算法的选取较灵活，可进行复杂的滤波处理，但不能实现实时的滤波处理。

二、专用硬件电路方式。该种实现方式包括以下步骤：a、PAL制视频信号帧经模/数转换器后，得到8位的数字图像信号，并实时存入帧存中；b、通过时序控制，数字信号处理器(Digital Signal Processor，DSP)从帧存中将图像数据读入其内部RAM中，之后由DSP进行滤波处理，滤波算法预先固化在DSP中；c、DSP直接对滤波后的图像数据进行其它运算处理，或将滤波后的图像数据放入另一帧存中，用于后续处理。

该种实现方式相对于前一种方式，可实现对帧图像的实时滤波处理。但由于在滤波前需进行帧存，即是说，PAL制视频信号扫描完一帧，图像数据存储才能完成，因此，图像数据存储时间为一帧图像扫描时间，即一个帧周期。图像数据在存储完成之后再进行滤波处理，滤波处理之后，再进行存储，之后再在滤波处理后的图像数据上进行其它后续的运算处理。可见，在该种实现方式下，滤波后的图像数据延迟在帧周期时延以上，对于采用隔行扫描体制的PAL制视频信号，延迟时间至少为场周期时间，即不少于20ms，时延较大。而由于二维卷积数字滤波采用了卷积运算，计算量大，这样，较大的时延限制了二维卷积数字滤波算法在实时性要求高的系统中的应用。

发明内容

本发明实施例的目的在于提供一种实时二维卷积数字滤波系统，旨在解决现有专用硬件电路方式实现的二维卷积数字滤波由于是先帧存，再滤波，使得时延较大而不适合应用在实时性要求高的系统中的问题。

本发明实施例是这样实现的，一种实时二维卷积数字滤波系统，所述系统包括将输入的PAL制视频信号进行模/数转换并输出图像数据的模/数转换单元，所述系统还包括：

二维卷积滤波器芯片，用于对所述图像数据进行二维卷积滤波处理；

可编程逻辑电路，用于向所述二维卷积滤波器芯片输出译码信号和逻辑合成信号；

数字信号处理器，用于配合所述译码信号，向所述二维卷积滤波器芯片输出位掩码。

本发明实施例提提供的实时二维卷积数字滤波系统利用二维卷积滤波器芯片直接对模/数转换单元输出的图像数据进行滤波处理，由可编程逻辑电路向二维卷积滤波器芯片输出译码信号和逻辑合成信号，并由数字信号处理器配合译码信号，向二维卷积滤波器芯片输出位掩码。该系统具有如下有点：首先，该系统对PAL制视频信号的数据延迟时间为128.3μs，远远低于现有采用专用硬件电路方式实现的二维卷积数字滤波由于帧存而产生的至少20ms的延时，极大提高了滤波实时性。其次，该系统仅在上电初始化时，利用数字信号处理器对二维卷积滤波器芯片设置滤波核参数，之后二维卷积滤波器芯片便可独立运行，不占用数字信号处理器的资源。最后，该系统由于是利用数字信号处理器对二维卷积滤波器芯片设置滤波核参数，因此，对滤波核参数的设置修改更方便，易用性佳。

附图说明

图1是本发明实施例提供的实时二维卷积数字滤波系统的架构图；

图2是图1的电路图；

图3是本发明实施例中，可编程逻辑电路中用以生成保持信号的电路图；

图4是本发明实施例中，可编程逻辑电路中用以生成复位信号的电路图；

图5是本发明实施例中，滤波器芯片的时钟信号、场消隐信号、行消隐信号、滤波器芯片的复位信号之间的时序关系图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

为解决现有技术存在的问题，本发明提出的实时二维卷积数字滤波系统是利用二维卷积滤波器芯片直接对模/数转换单元输出的图像数据进行滤波处理，由可编程逻辑电路向二维卷积滤波器芯片输出译码信号和逻辑合成信号，并由数字信号处理器配合译码信号，向二维卷积滤波器芯片输出位掩码。

图1示出了本发明实施例提供的实时二维卷积数字滤波系统的架构。

具体地，本发明实施例提提供的实时二维卷积数字滤波系统包括：模/数转换单元1，用于将输入的PAL制视频信号进行模/数转换，输出图像数据；二维卷积滤波器芯片2，用于对模/数转换单元1输出的图像数据进行二维卷积滤波处理；可编程逻辑电路4，用于向二维卷积滤波器芯片2输出译码信号和逻辑合成信号；数字信号处理器3，用于配合译码信号，向二维卷积滤波器芯片2输出位掩码。

进一步地，如图2所示，模/数转换单元1优选是型号为BT218KP20的视频模/数转换器U1。该视频模/数转换器U1可将PAL制视频信号转化为8位的图像数据，其采样时钟与输出分辨率的关系如下表一所示，实际中，用户可根据所应用系统的要求选择设置：

表一

采样时钟	水平像素数	备注
			5MHz	256
10MHz	512	常用设置
			20MHz	1024

更进一步地，如图2所示，数字信号处理器3优选是型号为TMS320F206的DSP芯片U2，实际中，也可以采用TMS320F206的替代系列芯片实现。

更进一步地，如图2所示，二维卷积滤波器芯片2优选是型号为HSP48908的滤波器芯片U3。此时，滤波器芯片U3的系数输入总线引脚Cin0-Cin9对应连接DSP芯片U2的数据引脚D0-D9，滤波器芯片U3的控制寄存器地址引脚A0-A2对应连接DSP芯片U2地址引脚A0-A2，滤波器芯片U3的数据输入引脚Din0-Din7对应连接视频模/数转换器U1的数据输出引脚D0-D7。

更进一步地，如图2所示，可编程逻辑电路4可包括：型号为EPM7512的复杂可编程逻辑器件42，用于向滤波器芯片U3输出译码信号和逻辑合成信号；第一电平转换电路41，用于将DSP芯片U2的5V电平信号转换为复杂可编程逻辑器件42工作所需的3.3V电平信号；第二电平转换电路43，用于将复杂可编程逻辑器件42工作所需的3.3V电平信号转换为滤波器芯片U3所需的5V电平信号。

此时，译码信号包括：向滤波器芯片U3的载入滤波引脚输入的载入滤波信号LD；向滤波器芯片U3的片选引脚输入的片选信号CS。在载入滤波信号LD和片选信号CS均有效的情况下，载入滤波信号LD的上升沿将会触发滤波器芯片U3的系数输入总线引脚Cin0-Cin9将接收到的位掩码存入控制寄存器地址引脚A0-A2指定的寄存器中。

此时，逻辑合成信号包括：向滤波器芯片U3的时钟引脚CLK输入的时钟信号CLK，该时钟信号CLK可由用户自行设定，可与视频模/数转换器U1的采样时钟相同或不同；向滤波器芯片U3的保持引脚HOLD输入的保持信号HOLD；向滤波器芯片U3的新帧输入控制引脚输入的新帧起始信号FRAME；向滤波器芯片U3的复位引脚输入的复位信号RESET。

此时，DSP芯片U2向滤波器芯片U3输出的位掩码h可表示为：

更进一步地，如图3所示，复杂可编程逻辑器件42中用以生成保持信号HOLD的电路包括：第一触发器U4、第一与门AND1、第二与门AND2、第一非门NOT1、第二非门NOT2、9位异步清零计数器U5。其中，第一触发器U4的输入引脚D连接前端同步分离器，用于接收同步分离器输出的行消隐信号HB，第一触发器U4的时钟引脚用于接收时钟信号，第一触发器U4的输出引脚Q连接第一非门NOT1的输入端；第一非门NOT1的输出端连接第一与门AND1的第一输入端，第一与门AND1的第二输入端连接第一触发器U4的输入引脚D，第一与门AND1的输出端连接9位异步清零计数器U5的异步置数信号引脚Async_set；第二与门AND2的第一输入端连接第一触发器U4的输入引脚D，第二与门AND2的第二输入端连接前端同步分离器和9位异步清零计数器U5的计数时钟使能信号引脚CLK_EN，用于接收同步分离器输出的场消隐信号VB，第二与门AND2的输出端连接9位异步清零计数器U5的计数器使能信号引脚CNT_EN；9位异步清零计数器U5的计数时钟信号引脚CLK用于接收时钟信号，9位异步清零计数器U5的输出引脚Q9连接第二非门NOT2的输入端，第二非门NOT2的输出端连接9位异步清零计数器U5的同步清零信号引脚Sync_CLR并连接滤波器芯片U3的保持引脚HOLD。

更进一步地，如图4所示，复杂可编程逻辑器件42中用以生成复位信号RESET的电路包括：第二触发器U6、第三与门AND3。其中，第三与门AND3的第一输入端连接DSP芯片U2的滤波引脚strobe，第三与门AND3的第二输入端连接DSP芯片U2的读/写引脚R/W，第三与门AND3的第三输入端连接DSP芯片U2的外部数据存储器片选引脚DS，第三与门AND3的第四输入端连接到地址译码线ADDR上，第三与门AND3的输出端连接第二触发器U6的时钟引脚CLK；第二触发器U6的输入引脚D连接DSP芯片U2的数据D0位，第二触发器U6的输出引脚Q连接滤波器芯片U3的复位引脚

本发明实施例中，滤波器芯片U3的时钟信号CLK、场消隐信号VB、行消隐信号HB、滤波器芯片U3的复位信号RESET之间的时序关系可如图5所示。其中，时钟信号CLK一般取5MHz～20MHz。

在实际中，也可以将滤波器芯片U3，以及复杂可编程逻辑器件42中的全部逻辑功能集成到现场可编程门阵列(Field－Programmable Gate Array，FPGA)，以提高系统的集成度。

综上所述，本发明实施例提提供的实时二维卷积数字滤波系统利用二维卷积滤波器芯片直接对模/数转换单元输出的图像数据进行滤波处理，由可编程逻辑电路向二维卷积滤波器芯片输出译码信号和逻辑合成信号，并由数字信号处理器配合译码信号，向二维卷积滤波器芯片输出位掩码。该系统具有如下有点：首先，该系统在上电初始化时，将滤波核参数(即位掩码)设置到二维卷积滤波器芯片的内部相应寄存器中后，二维卷积滤波器芯片便可直接对模/数转换后的PAL制视频图像进行滤波处理并输出滤波数据，而无需帧存时存在的数据延时。这样，对于3×3的滤波核参数，其滤波过程需要3行3列共9个像素点，采用按照行周期先存满2行，从第三行的第三个像素之后，便可输出正确的数字滤波图像数据，而在PAL制视频信号中，一般一个像素时间是0.1μs，一个行周期时间为64μs，因此，三个像素时间是0.3μs，两个行周期时间为128μs，数据延迟时间为128μs+0.3μs＝128.3μs，远远低于现有采用专用硬件电路方式实现的二维卷积数字滤波由于帧存而产生的至少20ms的延时，极大提高了滤波实时性。其次，该系统仅在上电初始化时，利用数字信号处理器对二维卷积滤波器芯片设置滤波核参数，之后二维卷积滤波器芯片便可独立运行，不占用数字信号处理器的资源。最后，该系统由于是利用数字信号处理器对二维卷积滤波器芯片设置滤波核参数，因此，对滤波核参数的设置修改更方便，易用性佳。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种实时二维卷积数字滤波系统，所述系统包括将输入的PAL制视频信号进行模/数转换并输出图像数据的模/数转换单元，其特征在于，所述系统还包括：

二维卷积滤波器芯片，用于对所述图像数据进行二维卷积滤波处理，所述二维卷积滤波器芯片是型号为HSP48908的滤波器芯片；

可编程逻辑电路，用于向所述二维卷积滤波器芯片输出译码信号和逻辑合成信号；

数字信号处理器，用于配合所述译码信号，向所述二维卷积滤波器芯片输出位掩码，所述数字信号处理器是型号为TMS320F206的DSP芯片；

所述可编程逻辑电路包括：

型号为EPM7512的复杂可编程逻辑器件，用于向所述滤波器芯片输出所述译码信号和所述逻辑合成信号；

第一电平转换电路，用于将所述DSP芯片的5V电平信号转换为所述复杂可编程逻辑器件工作所需的3.3V电平信号；

第二电平转换电路，用于将所述复杂可编程逻辑器件工作所需的3.3V电平信号转换为所述滤波器芯片所需的5V电平信号；

所述译码信号包括：向所述滤波器芯片的载入滤波引脚输入的载入滤波信号，以及向所述滤波器芯片的片选引脚输入的片选信号；

所述逻辑合成信号包括：向所述滤波器芯片的时钟引脚输入的时钟信号，向所述滤波器芯片的保持引脚输入的保持信号，向所述滤波器芯片的新帧输入控制引脚输入的新帧起始信号，向所述滤波器芯片的复位引脚输入的复位信号；

所述复杂可编程逻辑器件中用以生成所述保持信号的电路包括：第一触发器U4、第一与门AND1、第二与门AND2、第一非门NOT1、第二非门NOT2、9位异步清零计数器U5；所述第一触发器U4的输入引脚连接前端的同步分离器并用于接收所述同步分离器输出的行消隐信号，所述第一触发器U4的时钟引脚用于接收时钟信号，所述第一触发器U4的输出引脚连接所述第一非门NOT1的输入端，所述第一非门NOT1的输出端连接所述第一与门AND1的第一输入端，所述第一与门AND1的第二输入端连接所述第一触发器U4的输入引脚，所述第一与门AND1的输出端连接所述9位异步清零计数器U5的异步置数信号引脚，所述第二与门AND2的第一输入端连接所述第一触发器U4的输入引脚，所述第二与门AND2的第二输入端连接所述同步分离器和所述9位异步清零计数器U5的计数时钟使能信号引脚并用于接收所述同步分离器输出的场消隐信号，所述第二与门AND2的输出端连接所述9位异步清零计数器U5的计数器使能信号引脚，所述9位异步清零计数器U5的计数时钟信号引脚用于接收时钟信号，所述9位异步清零计数器U5的输出引脚连接所述第二非门NOT2的输入端，所述第二非门NOT2的输出端连接所述9位异步清零计数器U5的同步清零信号引脚并连接所述滤波器芯片U3的保持引脚。

2.如权利要求1所述的实时二维卷积数字滤波系统，其特征在于，所述模/数转换单元是型号为BT218KP20的视频模/数转换器。

3.如权利要求1所述的实时二维卷积数字滤波系统，其特征在于，所述滤波器芯片的系数输入总线引脚对应连接所述DSP芯片的数据引脚，所述滤波器芯片的控制寄存器地址引脚对应连接所述DSP芯片地址引脚，所述滤波器芯片的数据输入引脚对应连接所述视频模/数转换单元的数据输出引脚。

4.如权利要求1所述的实时二维卷积数字滤波系统，其特征在于，所述复杂可编程逻辑器件中用以生成所述复位信号的电路包括：第二触发器U6、第三与门AND3；

所述第三与门AND3的第一输入端连接所述DSP芯片的滤波引脚，所述第三与门AND3的第二输入端连接所述DSP芯片的读/写引脚，所述第三与门AND3的第三输入端连接所述DSP芯片的外部数据存储器片选引脚，所述第三与门AND3的第四输入端连接到系统的地址译码线上，所述第三与门AND3的输出端连接所述第二触发器U6的时钟引脚，所述第二触发器U6的输入引脚连接所述DSP芯片的数据D0位，所述第二触发器U6的输出引脚连接所述滤波器芯片的复位引脚。

5.如权利要求1至4任一项所述的实时二维卷积数字滤波系统，其特征在于，若所述位掩码为h，则有：

$h=\frac{1}{8}\left[\begin{array}{ccc}1& 1& 1\\ 1& 0& 1\\ 1& 1& 1\end{array}\right].$