CN104300952B - 绿色开关电源芯片的自适应驱动电路 - Google Patents

Abstract

本发明提供一种绿色开关电源芯片的自适应驱动电路，涉及电子电路技术领域。该电路包括：延时器电路、驱动偏置电路、检测电路、钳位电路以及驱动电流电路；检测电路的输出端与延时器电路的输入端连接，延时器电路通过检测检测电路的输出端的信号为高电平的时间来检测驱动负载的大小；与延时器电路的输出端连接的驱动偏置电路，驱动偏置电路用于根据驱动负载的大小为驱动电流电路提供不同的偏置电压；与驱动电流电路连接的钳位电路，钳位电路用于限制驱动电流电路输出端电压的最大值；驱动电流电路用于根据不同的偏置电压，调节驱动电流电路输出端电流的大小。该电路根据驱动负载大小调整驱动电流，缩小各种负载下驱动延时的差异，实现高转换效率。

Description

绿色开关电源芯片的自适应驱动电路

技术领域

本发明涉及电子电路技术领域，特别涉及一种绿色开关电源芯片的自适应驱动电路。

背景技术

对于MOS管(金属-氧化物-半导体场效应晶体管)和BJT管(双极结型晶体管)，由于工作原理的不同，MOS管为电压控制型，BJT管为电流控制型。因此，一般情况下在开关电源电路中，控制芯片的驱动方式针对功率开关管的类型(MOS管或BJT管)会有不同的设计。但是电流模式的驱动方式可以兼容驱动两种开关管，因此优势很大。由于MOS开关管的类型很多，因此其栅电容的大小也差异巨大。对于传统的电流模式驱动电路中，其驱动电流被设计成固定值，那么在驱动不同类型的开关管时，受负载差异的影响，系统延时往往会有很大的差异。

发明内容

本发明的目的在于提供一种绿色开关电源芯片的自适应驱动电路，缩小了不同负载下电流模式的驱动方式带来的系统延时的差异。

为了达到上述目的，本发明提供一种绿色开关电源芯片的自适应驱动电路，包括：延时器电路、驱动偏置电路、检测电路、钳位电路以及驱动电流电路；

所述检测电路的输出端与所述延时器电路的输入端连接，所述延时器电路通过检测所述检测电路的输出端的信号为高电平的时间来检测驱动负载的大小；

所述延时器电路的输出端连接驱动偏置电路，所述驱动偏置电路用于根据所述驱动负载的大小为所述驱动电流电路提供不同的偏置电压；

所述驱动电流电路连接钳位电路，所述钳位电路用于限制驱动电流电路输出端电压的最大值；

所述驱动电流电路用于根据所述不同的偏置电压，调节所述驱动电流电路输出端电流的大小；

所述检测电路与所述钳位电路和所述驱动电流电路连接，所述检测电路用于检测所述驱动电流电路输出端的电压值，并传输至所述延时器电路。

其中，所述驱动偏置电路包括：第一反相器、电流源、第一开关管、第二开关管、第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管；其中，

所述延时器电路的输出端一方面与所述第一反相器的输入端连接，另一方面与所述第一开关管的栅极连接，所述第一反相器的输出端与所述第二开关管的栅极连接；所述第一开关管的一端与所述第二PMOS管的栅极和漏极连接后与所述电流源的正极连接，所述电流源的负极接地，所述第二PMOS管的源极与所述第一PMOS管的漏极和栅极连接，所述第一PMOS管的源极与一电源电压连接；所述第二PMOS管的栅极一方面与所述第六PMOS管的栅极连接，另一方面与所述第八PMOS管的栅极连接；

所述第一开关管的另一端分别与所述第二开关管的漏极和所述第四PMOS管的栅极连接，所述第二开关管的源极与所述电源电压连接，所述第四PMOS管的源极与所述第三PMOS管的漏极连接，所述第三PMOS管的源极与所述电源电压VDD连接，所述第三PMOS管的栅极与所述第一PMOS管的栅极连接；所述第六PMOS管的源极与所述第五PMOS管的漏极连接，所述第五PMOS管的源极与所述电源电压连接，所述第五PMOS管的栅极与所述第一PMOS管的栅极连接；所述第八PMOS管的源极与所述第七PMOS管的漏极连接，所述第七PMOS管的源极与所述电源电压连接，所述第七PMOS管的栅极与所述第一PMOS管的栅极连接；

所述第四PMOS管的漏极与所述第六PMOS管的漏极连接后与所述第一NMOS管短接的栅极和漏极连接并输出第一偏置电压，所述第一NMOS管的源极接地；所述第八PMOS管的漏极与所述第二NMOS管短接的栅极和漏极连接并输出第二偏置电压，所述第二NMOS管的源极接地。

其中，所述驱动电流电路包括：第二反相器、第一电阻、第一二极管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管和第九NMOS管；其中，

一开关调制信号一方面与所述第二反相器的输入端连接，另一方面与所述第七NMOS管的栅极连接；所述第二反相器的输出端一方面与所述第三NMOS管的栅极连接，另一方面与所述第九NMOS管的栅极连接，所述第三NMOS管的漏极一方面与所述第九PMOS管的栅极和漏极连接，另一方面串联第一电阻后与所述电源电压连接；所述第九PMOS管的源极、所述第十PMOS管的源极、所述第十一PMOS管源极和所述第十二PMOS管的源极均与所述电源电压连接，所述第九PMOS管的栅极和所述第十PMOS管的栅极连接，所述第十PMOS管的漏极与所述第十一PMOS管短接的栅极和漏极连接，所述第十一PMOS管的栅极和所述第十二PMOS管的栅极连接；

所述第三NMOS管的源极与所述第四NMOS管的漏极连接，所述第四NMOS管的栅极与所述第一偏置电压连接，所述第四NMOS管的源极接地；所述第十PMOS管的漏极分别与所述第五NMOS管的漏极和所述第七NMOS管的漏极连接，所述第五NMOS管的源极与所述第六NMOS管的漏极连接，所述第六NMOS管的栅极与所述第一偏置电压连接，所述第六NMOS管的源极接地；所述第七NMOS管的源极与所述第八NMOS管的漏极连接，所述第八NMOS管的栅极与所述第二偏置电压连接，所述第八NMOS管的源极接地；所述第五NMOS管的栅极与所述检测电路的输出端连接；

所述第十二PMOS管的漏极与所述第一二极管的阳极连接，所述第一二极管的阴极与所述钳位电路连接并输出电压，所述第九NMOS管的漏极与所述钳位电路连接，所述第九NMOS管的源极接地。

其中，所述钳位电路包括：第二电阻、第二二级管、第三二极管、第十NMOS管；其中，

所述第二电阻的一端所述第一二极管的阴极连接并输出所述电压，所述第二电阻的另一端分别与所述第九NMOS管的漏极和所述第二二级管的阴极连接，所述第二二级管的阳极与所述第三二极管的阴极连接，所述第三二极管的阳极与所述第十NMOS管的栅极和漏极连接后与所述检测电路的输入端连接，所述第十NMOS管的源极接地。

进一步的，所述第二二级管和所述第三二极管为齐纳二级管。

本发明的上述技术方案至少具有如下有益效果：

本发明实施例的绿色开关电源芯片的自适应驱动电路中，通过延时器电路检测出驱动负载的大小自动调节驱动电流电路的偏置电压的大小，从而控制该驱动电流电路的输出电流的大小，达到减小不同开关管带来的系统延时误差的目的，从而实现高转换效率。

附图说明

图1表示本发明实施例的绿色开关电源芯片的自适应驱动电路的驱动偏置电路的电路组成示意图；

图2表示本发明实施例的绿色开关电源芯片的自适应驱动电路的驱动电流电路及钳位电路的电路组成示意图。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

本发明针对现有技术的电流模式驱动电路中，驱动电流为固定值时，对于不同类型的开关管受负载差异的影响，系统延迟差异较大的问题，提供一种绿色开关电源芯片的自适应驱动电路，通过延时器电路检测出驱动负载的大小自动调节驱动电流电路的偏置电压的大小，从而控制该驱动电流电路的输出电流的大小，达到减小不同开关管带来的系统延时误差的目的，从而实现高转换效率。

如图1、图2所示，本发明实施例提供一种绿色开关电源芯片的自适应驱动电路，包括：延时器电路103、驱动偏置电路101、检测电路106、钳位电路107以及驱动电流电路102；

所述检测电路106的输出端与所述延时器电路103的输入端连接，所述延时器电路103通过检测所述检测电路106的输出端的信号为高电平的时间来检测驱动负载的大小；

所述延时器电路103的输出端连接驱动偏置电路101，所述驱动偏置电路101用于根据所述驱动负载的大小为所述驱动电流电路102提供不同的偏置电压；

所述驱动电流电路102连接钳位电路107，所述钳位电路107用于限制驱动电流电路102输出端电压的最大值；

所述驱动电流电路102用于根据所述不同的偏置电压，调节所述驱动电流电路102输出端电流的大小；

所述检测电路106与所述钳位电路107和所述驱动电流电路102连接，所述检测电路106用于检测所述驱动电流电路102输出端的电压值，并传输至所述延时器电路103。

本发明的上述实施例中，驱动偏置电路101主要是为驱动电流电路102提供基本的电流偏置。延时器电路103中，输入信号是pwm_pre，它是检测电路106的输出信号，当驱动电压Vbd(驱动电流电路102的输出电压)上升到系统设定的开启电压Vbd_th时该信号pwm_pre变为低电平。延时器电路103通过检测pwm_pre为高电平的时间来检测负载的大小，控制驱动偏置电路来输出偏置电压Vnb1和Vnb2，并输出给驱动电流电路102。

进一步的，驱动电流电路102输出驱动电压来驱动外置的MOS开关管。钳位电路107用来限制输出Vbd的最大电压。Vbd电压达到Vbd_th时，M24的栅漏电压被抬高。当驱动电压检测电路106检测到M24的栅电压升高时，pwm_pre信号变为低电平关断M19，从而驱动电流大大减小，来减小功率损耗。

具体的，本发明上述实施例中，所述驱动偏置电路101包括：第一反相器104、电流源I、第一开关管M11、第二开关管M12、第一NMOS管M1、第二NMOS管M2、第一PMOS管M3、第二PMOS管M4、第三PMOS管M5、第四PMOS管M6、第五PMOS管M7、第六PMOS管M8、第七PMOS管M9和第八PMOS管M10；其中，

所述延时器电路的输出端一方面与所述第一反相器104的输入端连接，另一方面与所述第一开关管M11的栅极连接，所述第一反相器104的输出端与所述第二开关管M12的栅极连接；所述第一开关管M11的一端与所述第二PMOS管M4的栅极和漏极连接后与所述电流源I的正极连接，所述电流源I的负极接地，所述第二PMOS管M4的源极与所述第一PMOS管M3的漏极和栅极连接，所述第一PMOS管M3的源极与一电源电压VDD连接；所述第二PMOS管M4的栅极一方面与所述第六PMOS管M8的栅极连接，另一方面与所述第八PMOS管M10的栅极连接；

所述第一开关管M11的另一端分别与所述第二开关管M12的漏极和所述第四PMOS管M6的栅极连接，所述第二开关管M12的源极与所述电源电压VDD连接，所述第四PMOS管M6的源极与所述第三PMOS管M5的漏极连接，所述第三PMOS管M5的源极与所述电源电压VDD连接，所述第三PMOS管M5的栅极与所述第一PMOS管M3的栅极连接；所述第六PMOS管M8的源极与所述第五PMOS管M7的漏极连接，所述第五PMOS管M7的源极与所述电源电压VDD连接，所述第五PMOS管M7的栅极与所述第一PMOS管M3的栅极连接；所述第八PMOS管M10的源极与所述第七PMOS管M9的漏极连接，所述第七PMOS管M9的源极与所述电源电压VDD连接，所述第七PMOS管M9的栅极与所述第一PMOS管M3的栅极连接；

所述第四PMOS管M6的漏极与所述第六PMOS管M8的漏极连接后与所述第一NMOS管M1短接的栅极和漏极连接并输出第一偏置电压Vnb1，所述第一NMOS管M1的源极接地；所述第八PMOS管M10的漏极与所述第二NMOS管M2短接的栅极和漏极连接并输出第二偏置电压Vnb2，所述第二NMOS管M2的源极接地。

本发明具体实施例中，电流源I与M3和M4组成的共源共栅结构相连，组成镜像电流源。延时器电路103和反相器104用来检测负载的大小，并生成相反的控制信号A和B。控制信号A和B用来打开或关闭镜像支路M5和M6从而调节从M1管镜像出去的电流的大小。同时M3～M10生成镜像电流，并通过MOS管M1和M2生成偏置电压Vnb1和Vnb2并输出给驱动电流电路102。

本发明上述实施例中，对于延时器电路103，输入信号pwm_pre是检测电路106的输出信号。Pwm_pre在开关调制信号pwm变为高电平时，pwm_pre跟随pwm变为高电平，在驱动电压Vbd上升到预设的Vbd_th时，pwm_pre变为低电平。因此，在pwm信号变为高电平后，由图1可以看出，开关M11关闭，M12开启，M6的栅端被拉到高电平，电流M5支路关闭，Vnb1偏置输出的电流较小。如果负载比较小，那么bd端电压Vbd很快上升到Vbd_th，M5支路始终没有打开。如果负载比较大，那么bd端电压Vbd在延时器电路预设的时间内没有上升到Vbd_th，则延时器电路的控制开关M11开启，M12关闭，电流M5支路导通，第一偏置电压Vnb1增大，则nb1端偏置输出的电流迅速增大。对于nb2端无论负载大小如何，第二偏置电压Vnb2为一固定值，则偏置输出的电流也是一固定值。

具体的，本发明的上述实施例中，所述驱动电流电路102包括：第二反相器105、第一电阻R1、第一二极管D1、第九PMOS管M13、第十PMOS管M14、第十一PMOS管M15、第十二PMOS管M16、第三NMOS管M17、第四NMOS管M18、第五NMOS管M19、第六NMOS管M20、第七NMOS管M21、第八NMOS管M22和第九NMOS管M23；其中，

一开关调制信号pwm一方面与所述第二反相器105的输入端连接，另一方面与所述第七NMOS管M21的栅极连接；所述第二反相器105的输出端一方面与所述第三NMOS管M17的栅极连接，另一方面与所述第九NMOS管M23的栅极连接，所述第三NMOS管M17的漏极一方面与所述第九PMOS管M13的栅极和漏极连接，另一方面串联第一电阻R1后与所述电源电压VDD连接；所述第九PMOS管M13的源极、所述第十PMOS管M14的源极、所述第十一PMOS管M15源极和所述第十二PMOS管M16的源极均与所述电源电压VDD连接，所述第九PMOS管M13的栅极和所述第十PMOS管M14的栅极连接，所述第十PMOS管M14的漏极与所述第十一PMOS管M15短接的栅极和漏极连接，所述第十一PMOS管M15的栅极和所述第十二PMOS管M16的栅极连接；

所述第三NMOS管M17的源极与所述第四NMOS管M18的漏极连接，所述第四NMOS管M18的栅极与所述第一偏置电压Vnb1连接，所述第四NMOS管M18的源极接地；所述第十PMOS管M14的漏极分别与所述第五NMOS管M19的漏极和所述第七NMOS管M21的漏极连接，所述第五NMOS管M19的源极与所述第六NMOS管M20的漏极连接，所述第六NMOS管M20的栅极与所述第一偏置电压Vnb1连接，所述第六NMOS管M20的源极接地；所述第七NMOS管M21的源极与所述第八NMOS管M22的漏极连接，所述第八NMOS管M22的栅极与所述第二偏置电压Vnb2连接，所述第八NMOS管M22的源极接地；所述第五NMOS管M19的栅极与所述检测电路106的输出端连接；

所述第十二PMOS管M16的漏极与所述第一二极管D1的阳极连接，所述第一二极管D1的阴极与所述钳位电路107连接并输出电压Vbd，所述第九NMOS管M23的漏极与所述钳位电路107连接，所述第九NMOS管M23的源极接地。

进一步的，本发明上述实施例中，所述钳位电路107包括：第二电阻R2、第二二级管D2、第三二极管D3、第十NMOS管M24；其中，

所述第二电阻R2的一端所述第一二极管D1的阴极连接并输出所述电压Vbd，所述第二电阻R2的另一端分别与所述第九NMOS管M23的漏极和所述第二二级管D2的阴极连接，所述第二二级管D2的阳极与所述第三二极管D3的阴极连接，所述第三二极管D3的阳极与所述第十NMOS管M24的栅极和漏极连接后与所述检测电路106的输入端连接，所述第十NMOS管M24的源极接地。

进一步的，本发明具体应用中，所述第二二级管D2和所述第三二极管D3为齐纳二级管。

本发明上述实施例中，对于驱动电流电路102，钳位电路107用来限制输出电压Vbd的的最大值。若bd端电压Vbd小于预设的Vbd_th，M24的栅电压始终为低电平。当bd端的电压Vbd上升到预设的Vbd_th时，M24的栅电压被抬高。检测电路106检测到M24的栅电压被抬高后，其输出电压pwm_pre由高电平变为低电平关断M19，从而关断M20电流支路。

对于驱动电流电路102，当pwm信号变为高电平后，M17关断，M19和M21打开，M13和M14栅电压在上拉电阻R1的作用下被拉到高电平。镜像管M15的电流由M20和M22共同提供，因此M16得到的镜像电流比较大。如果负载较小，由前述分析，M20的电流始终维持不变直至驱动电压bd端达到Vbd_th。此后，pwm_pre变为低电平，M20支路被关闭，驱动电流迅速降低，来减小功率损耗。如果负载很大，由前述分析，M20的电流会增大，来增加驱动电流加速驱动电压Vbd快速上升到Vbd_th。同样，在bd端电压上升到Vbd_th时，M20支路关闭，驱动电流迅速降低，来减小功率损耗。

对于驱动电流电路102，在M20支路关闭后，驱动电流很小，来维持功率开关管开启。在pwm信号变为低电平时，M17和M23管打开，M21管关闭。bd端电压在M23管的作用下迅速下降至低电平。同时，M13和M14的栅电压被拉低，因此M15和M16的栅电压被拉高，以此防止电流的串通。

综上，在负载大小不同时，本发明实施例的自适应驱动电路可以变换输出驱动电压的大小、从而变换输出驱动电流的大小，缩小了不同负载下系统延时的差异，从而提高了转换效率。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种绿色开关电源芯片的自适应驱动电路，其特征在于，包括：延时器电路、驱动偏置电路、检测电路、钳位电路以及驱动电流电路；

所述检测电路的输出端与所述延时器电路的输入端连接，所述延时器电路通过检测所述检测电路的输出端的信号为高电平的时间来检测驱动负载的大小；

所述延时器电路的输出端连接驱动偏置电路，所述驱动偏置电路用于根据所述驱动负载的大小为所述驱动电流电路提供不同的偏置电压；

所述驱动电流电路连接钳位电路，所述钳位电路用于限制驱动电流电路输出端电压的最大值；

所述驱动电流电路用于根据所述不同的偏置电压，调节所述驱动电流电路输出端电流的大小；

所述检测电路与所述钳位电路和所述驱动电流电路连接，所述检测电路用于检测所述驱动电流电路输出端的电压值，并传输至所述延时器电路。

2.根据权利要求1所述的自适应驱动电路，其特征在于，所述驱动偏置电路包括：第一反相器(104)、电流源(I)、第一开关管(M11)、第二开关管(M12)、第一NMOS管(M1)、第二NMOS管(M2)、第一PMOS管(M3)、第二PMOS管(M4)、第三PMOS管(M5)、第四PMOS管(M6)、第五PMOS管(M7)、第六PMOS管(M8)、第七PMOS管(M9)和第八PMOS管(M10)；其中，

所述延时器电路的输出端一方面与所述第一反相器(104)的输入端连接，另一方面与所述第一开关管(M11)的栅极连接，所述第一反相器(104)的输出端与所述第二开关管(M12)的栅极连接；所述第一开关管(M11)的一端与所述第二PMOS管(M4)的栅极和漏极连接后与所述电流源(I)的正极连接，所述电流源(I)的负极接地，所述第二PMOS管(M4)的源极与所述第一PMOS管(M3)的漏极和栅极连接，所述第一PMOS管(M3)的源极与一电源电压(VDD)连接；所述第二PMOS管(M4)的栅极一方面与所述第六PMOS管(M8)的栅极连接，另一方面与所述第八PMOS管(M10)的栅极连接；

所述第一开关管(M11)的另一端分别与所述第二开关管(M12)的漏极和所述第四PMOS管(M6)的栅极连接，所述第二开关管(M12)的源极与所述电源电压(VDD)连接，所述第四PMOS管(M6)的源极与所述第三PMOS管(M5)的漏极连接，所述第三PMOS管(M5)的源极与所述电源电压(VDD)连接，所述第三PMOS管(M5)的栅极与所述第一PMOS管(M3)的栅极连接；所述第六PMOS管(M8)的源极与所述第五PMOS管(M7)的漏极连接，所述第五PMOS管(M7)的源极与所述电源电压(VDD)连接，所述第五PMOS管(M7)的栅极与所述第一PMOS管(M3)的栅极连接；所述第八PMOS管(M10)的源极与所述第七PMOS管(M9)的漏极连接，所述第七PMOS管(M9)的源极与所述电源电压(VDD)连接，所述第七PMOS管(M9)的栅极与所述第一PMOS管(M3)的栅极连接；

所述第四PMOS管(M6)的漏极与所述第六PMOS管(M8)的漏极连接后与所述第一NMOS管(M1)短接的栅极和漏极连接并输出第一偏置电压(Vnb1)，所述第一NMOS管(M1)的源极接地；所述第八PMOS管(M10)的漏极与所述第二NMOS管(M2)短接的栅极和漏极连接并输出第二偏置电压(Vnb2)，所述第二NMOS管(M2)的源极接地。

3.根据权利要求2所述的自适应驱动电路，其特征在于，所述驱动电流电路包括：第二反相器(105)、第一电阻(R1)、第一二极管(D1)、第九PMOS管(M13)、第十PMOS管(M14)、第十一PMOS管(M15)、第十二PMOS管(M16)、第三NMOS管(M17)、第四NMOS管(M18)、第五NMOS管(M19)、第六NMOS管(M20)、第七NMOS管(M21)、第八NMOS管(M22)和第九NMOS管(M23)；其中，

一开关调制信号(pwm)一方面与所述第二反相器(105)的输入端连接，另一方面与所述第七NMOS管(M21)的栅极连接；所述第二反相器(105)的输出端一方面与所述第三NMOS管(M17)的栅极连接，另一方面与所述第九NMOS管(M23)的栅极连接，所述第三NMOS管(M17)的漏极一方面与所述第九PMOS管(M13)的栅极和漏极连接，另一方面串联第一电阻(R1)后与所述电源电压(VDD)连接；所述第九PMOS管(M13)的源极、所述第十PMOS管(M14)的源极、所述第十一PMOS管(M15)源极和所述第十二PMOS管(M16)的源极均与所述电源电压(VDD)连接，所述第九PMOS管(M13)的栅极和所述第十PMOS管(M14)的栅极连接，所述第十PMOS管(M14)的漏极与所述第十一PMOS管(M15)短接的栅极和漏极连接，所述第十一PMOS管(M15)的栅极和所述第十二PMOS管(M16)的栅极连接；

所述第三NMOS管(M17)的源极与所述第四NMOS管(M18)的漏极连接，所述第四NMOS管(M18)的栅极与所述第一偏置电压(Vnb1)连接，所述第四NMOS管(M18)的源极接地；所述第十PMOS管(M14)的漏极分别与所述第五NMOS管(M19)的漏极和所述第七NMOS管(M21)的漏极连接，所述第五NMOS管(M19)的源极与所述第六NMOS管(M20)的漏极连接，所述第六NMOS管(M20)的栅极与所述第一偏置电压(Vnb1)连接，所述第六NMOS管(M20)的源极接地；所述第七NMOS管(M21)的源极与所述第八NMOS管(M22)的漏极连接，所述第八NMOS管(M22)的栅极与所述第二偏置电压(Vnb2)连接，所述第八NMOS管(M22)的源极接地；所述第五NMOS管(M19)的栅极与所述检测电路(106)的输出端连接；

所述第十二PMOS管(M16)的漏极与所述第一二极管(D1)的阳极连接，所述第一二极管(D1)的阴极与所述钳位电路(107)连接并输出驱动电压(Vbd)，所述第九NMOS管(M23)的漏极与所述钳位电路(107)连接，所述第九NMOS管(M23)的源极接地。

4.根据权利要求3所述的自适应驱动电路，其特征在于，所述钳位电路(107)包括：第二电阻(R2)、第二二级管(D2)、第三二极管(D3)、第十NMOS管(M24)；其中，

所述第二电阻(R2)的一端与所述第一二极管(D1)的阴极连接并输出所述驱动电压(Vbd)，所述第二电阻(R2)的另一端分别与所述第九NMOS管(M23)的漏极和所述第二二级管(D2)的阴极连接，所述第二二级管(D2)的阳极与所述第三二极管(D3)的阴极连接，所述第三二极管(D3)的阳极与所述第十NMOS管(M24)的栅极和漏极连接后与所述检测电路(106)的输入端连接，所述第十NMOS管(M24)的源极接地。

5.根据权利要求4所述的自适应驱动电路，其特征在于，所述第二二级管(D2)和所述第三二极管(D3)为齐纳二级管。