CN104282615A - 带有器件隔离区的半导体结构及其制造方法 - Google Patents
带有器件隔离区的半导体结构及其制造方法 Download PDFInfo
- Publication number
- CN104282615A CN104282615A CN201310282901.XA CN201310282901A CN104282615A CN 104282615 A CN104282615 A CN 104282615A CN 201310282901 A CN201310282901 A CN 201310282901A CN 104282615 A CN104282615 A CN 104282615A
- Authority
- CN
- China
- Prior art keywords
- insulating barrier
- semiconductor substrate
- groove
- semiconductor
- epitaxial loayer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 135
- 238000002955 isolation Methods 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title description 13
- 239000000758 substrate Substances 0.000 claims abstract description 102
- 238000000034 method Methods 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 11
- 230000004888 barrier function Effects 0.000 claims description 111
- 239000000463 material Substances 0.000 claims description 26
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 7
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 5
- 229910003465 moissanite Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000003292 diminished effect Effects 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229920002554 vinyl polymer Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- POULHZVOKOAJMA-UHFFFAOYSA-M dodecanoate Chemical compound CCCCCCCCCCCC([O-])=O POULHZVOKOAJMA-UHFFFAOYSA-M 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229940070765 laurate Drugs 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- -1 nitrine quinones Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 125000000391 vinyl group Chemical group [H]C([*])=C([H])[H] 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
Abstract
本发明提供了一种形成带有器件隔离区的半导体结构的方法，包括：提供半导体衬底；在该半导体衬底中形成第一沟槽，在所述第一沟槽内填充第一绝缘层，使该第一绝缘层在半导体衬底的上表面露出；在所述半导体衬底的上表面生长外延层，该外延层覆盖半导体衬底的整个上表面；刻蚀该外延层以形成暴露所述第一绝缘层的第二沟槽，该第二沟槽的宽度小于所述第一沟槽的宽度；在所述第二沟槽内填充第二绝缘层，所述第一绝缘层和第二绝缘层形成所述器件隔离区。本发明还提供了一种相应的半导体结构。实施本发明，可提升半导体器件工作的稳定性，也可提升半导体器件的工作性能。
Description
技术领域
本发明涉及半导体的制造领域，尤其涉及一种带有器件隔离区的半导体结构及其制造方法。
背景技术
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。无论元件的尺寸如何变化，各个单独的元件之间仍需进行适当的绝缘或隔离，才可以得到稳定的元件性质。
现有的元件隔离技术中，形成浅沟槽隔离（Shallow trench isolation，STI）的技术较为常用，其优点包括：能形成较小的隔离区，此外形成隔离区后能保持半导体衬底平坦，因此形成STI这种元件隔离技术越来越受到重视。随着形成STI的技术大量应用，人们发现现有的形成STI的技术还存在一些不足。请参考图1，图1是现有技术中形成STI的半导体衬底的剖视结构示意图，其中浅沟槽隔离11形成在半导体衬底10中，现有技术中形成的浅沟槽隔离11的材料一般是SiO2，在后续的清洗工序中，由SiO2构成的浅沟槽隔离11上部与半导体衬底10之间会受到一定的腐蚀而产生凹沟（divot）12，凹沟12的存在会影响其附件的晶体管的器件特性，例如填入凹沟12的多晶硅在有源区的侧面，会导致寄生的电流通路从而影响到上述晶体管的电学特性；在后续的多晶硅蚀刻和侧墙蚀刻工艺中，由于凹沟12的存在，会在该凹沟12中形成多晶硅或氮化硅的残余，这些因素都会大大影响附近的晶体管的电学特性，从而影响半导体器件的性能。
另外，在设计上希望能尽量减小隔离区暴露的上部的尺寸，以获得更多的半导体衬底的面积来形成有源区。参考图1，即希望浅沟槽隔离11的宽度W减小，以空出更多的半导体衬底的面积来形成有源区。然而现有形成STI的技术为了达到深宽比等要求，不可能将宽度W降低到很小。
发明内容
本发明的目的在于提供一种形成器件的隔离区的方法及相应的半导体结构，以解决现有技术中存在的问题。
一方面，本发明提供了一种形成带有器件隔离区的半导体结构的方法，包括：
a）提供半导体衬底；
b）在该半导体衬底中形成第一沟槽，在所述第一沟槽内填充第一绝缘层，使该第一绝缘层在半导体衬底的上表面露出；
c）在所述半导体衬底的上表面生长外延层，该外延层覆盖半导体衬底的整个上表面；
d）刻蚀该外延层以形成暴露所述第一绝缘层的第二沟槽，该第二沟槽的宽度小于所述第一沟槽的宽度；
e）在所述第二沟槽内填充第二绝缘层，所述第一绝缘层和第二绝缘层形成所述器件隔离区。
另一方面，本发明提供了一种半导体结构，包括：
半导体衬底；
外延层，形成在半导体衬底之上；
隔离区，所述隔离区由第二绝缘层和第一绝缘层叠加形成，其中第一绝缘层形成在所述半导体衬底中，第二绝缘层形成在所述外延层中，所述第二绝缘层的宽度小于所述第一绝缘层的宽度。
本发明提供的形成器件的隔离区的方法，先按常规方法形成第一绝缘层，然后再形成宽度更小第二绝缘层，由该第二绝缘层和第一绝缘层叠加形成浅沟槽隔离。由于第二绝缘层的宽度减小，增加了减小凹沟形成的可能性，使形成的凹沟的尺寸变小，甚至不容易形成所述凹沟；另一方面宽度较小的第二绝缘层充当了浅沟槽隔离的上部，因此浅沟槽隔离在邻近半导体衬底的上表面处占用的面积更小，空出了更多的面积供形成源/漏区。上述两点共同作用，减小了凹沟形成的可能性，即减小了半导体结构出现缺陷的可能性，提升了半导体器件工作的稳定性；还形成了更大的源/漏区，提升了半导体器件工作的性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是现有技术中形成浅沟槽隔离后的半导体衬底的剖视结构示意图；
图2是根据本发明的形成带有器件隔离区的半导体结构的方法的一种具体实施方式的流程图；
图3至图9是根据图2示出的方法的一种具体实施方式形成器件的隔离区的过程中，各个制造阶段半导体结构的剖视结构示意图；
图10至图14是根据图2示出的方法的另一种具体实施方式形成器件的隔离区的过程中，半导体结构在各个制造阶段的剖视结构示意图；
图15至图18是根据图2示出的方法的又一种具体实施方式形成器件的隔离区的过程中，半导体结构在各个制造阶段的剖视结构示意图；
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，且并未按照实际比例绘制，此外在实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
请参考图2，其中示出根据本发明提供的方法的一种具体实施方式的流程图，该方法包括：
步骤S101，提供半导体衬底；
步骤S102，在该半导体衬底中形成第一沟槽，在所述第一沟槽内填充第一绝缘层，使该第一绝缘层在半导体衬底的上表面露出；
步骤S103，在所述半导体衬底上表面生长外延层，该外延层覆盖半导体衬底的整个上表面；
步骤S104，刻蚀该外延层以形成暴露所述第一绝缘层的第二沟槽，该第二沟槽的宽度小于所述第一沟槽的宽度；
步骤S105，在所述第二沟槽内填充第二绝缘层，所述第一绝缘层和第二绝缘层形成所述器件隔离区。
下面具体描述上述方法的实施例。
参考图3，执行步骤S101，提供半导体衬底100。
在本实施例中，半导体衬底100是体硅（bulk silicon wafer），其他实施例中半导体衬底100还可以包括其他基本半导体，例如锗。或者，半导体衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，半导体衬底100的厚度可以是但不限于约几百微米，例如可以在400μm-800μm的厚度范围内。或者，半导体衬底还可以是SOI衬底，如后面将描述的。
接着，执行步骤S102，在该半导体衬底100中形成第一沟槽130，在所述第一沟槽内填充第一绝缘层140，使该第一绝缘层140在半导体衬底100的上表面露出。
根据本发明的一个实施例，从半导体衬底100的上表面形成第一沟槽130。具体而言，参考图3，首先在半导体衬底100的上表面覆盖衬垫层110和硬掩膜层120，其中衬垫层110的材料选用SiO2，硬掩膜层120的材料选用Si3N4，从上自下刻蚀衬垫层110、硬掩膜层120和半导体衬底100，在半导体衬底100上形成第一沟槽130，第一沟槽130的深度（从第一沟槽130的下平面到半导体衬底的上表面的距离）在100nm-300nm的范围内。
接着，在第一沟槽130内填充第一绝缘层140。具体地，第一沟槽130形成后，向第一沟槽130内填充绝缘材料，通常选用SiO2、Si3N4或其组合，优选地选用SiO2，该填充的SiO2填满第一沟槽130形成第一绝缘层140。例如，用CVD（化学气相沉积）等方法填充第一绝缘层140后，采用化学机械研磨（Chemical-mechanical polish，CMP）的方法处理第一绝缘层140，使第一绝缘层140的上表面与带有衬垫层110和硬掩膜层120的半导体衬底100的上表面齐平。之后去除衬垫层110和硬掩膜层120，并优选进行处理例如湿法刻蚀使第一绝缘层140的上表面与半导体衬底100的上表面齐平，如图5所示。在填充第一绝缘层140之前，也可以先在第一沟槽130中生长一层电介质衬层。
在本具体实施方式中，第一沟槽130的截面均为矩形。本领域技术人员可以理解，第一沟槽130的截面也可以是其他形状。如下面的另一具体实施方式中所示，第一沟槽130的截面可以是梯形，参考图11到图13。第一沟槽130的截面可以通过采用不同的刻蚀方法来控制，本发明在这方面没有限制。
根据本发明的另一个实施例，也可以从半导体衬底100的下表面形成第一沟槽130。参考图10和图11，首先，从半导体衬底100的背面刻蚀半导体衬底100，形成第一沟槽130，并在第一沟槽130中填充第一绝缘层140。例如采用与从上表面进行刻蚀和填充类似的工艺步骤。得到的第一绝缘层140的下表面与半导体衬底100的背面齐平。
参考图12，接着将半导体衬底100的背面键合到基底150的表面，基底150的上表面上具有氧化层，键合后形成埋氧层151。
继续参考图12，接着从半导体衬底100的上表面进行减薄，暴露第一绝缘层140。如图所示，该第一绝缘层140在半导体衬底100的上表面露出。该具体实施例的方法可以用于制作带有隔离结构的SOI衬底。
下面，执行步骤S103，在半导体衬底100的上表面生长外延层200，该外延层200覆盖半导体衬底100的整个上表面。
具体地，请参考图6，在半导体衬底100的上表面上生长外延层200，针对不同类型的半导体衬底100，该外延层200的材料可以是Si、SiC、SiGe、InGaAs或其组合，控制外延层200的厚度小于100nm，优选地，倾向于使外延层200的厚度偏小，例如使其厚度为30nm，则易于在刻蚀形成第二沟槽220的过程中控制第二沟槽220的宽度。可以在外延层200的生长过程中控制其厚度，优选地，在外延生长之后，可以使用CMP工艺对外延层200的上表面进行研磨，减小外延层200的厚度，还可使外延层200的上表面平整。如图6所示，该外延层200覆盖半导体衬底100的整个上表面，包括第一绝缘层140的上表面。
执行步骤S104，刻蚀该外延层200以形成暴露所述第一绝缘层140的第二沟槽220，该第二沟槽220的宽度小于所述第一沟槽130的宽度。
刻蚀外延层200形成第二沟槽220的方法包括：形成覆盖外延层200的光刻胶层210；对光刻胶层210上构图，以暴露外延层200上欲形成第二沟槽220的位置。如图6所示，光刻胶层210中经构图后存在开口，该开口暴露了光刻胶层210其下的外延层200，暴露的外延层200所在之处即是想要形成第二沟槽220的位置，例如图6中示出的第一绝缘层140之上。光刻胶层210的材料可以是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料。根据光刻工艺的特性，在所述构图的过程中，可控制光刻胶层210上开口的宽度，从而控制暴露的外延层200面积，其目的在于使刻蚀形成的第二沟槽220的宽度小于第一沟槽130的宽度。参考图7，以光刻胶层210为掩模，刻蚀暴露的外延层200，刻蚀停止在第一绝缘层140的上表面。外延层200中形成暴露第一绝缘层140的第二沟槽220，最后移除光刻胶层210。在一些实施例中，若外延层200较薄，刻蚀中则可实现第二沟槽220的宽度也较小。其他的实施例中，第一沟槽130的宽度和第二沟槽220的宽度均可根据设计要求决定，只需满足第二沟槽220的宽度小于第一沟槽130的宽度即可。
执行步骤S105，在所述第二沟槽220内填充第二绝缘层230，所述第一绝缘层140和第二绝缘层230形成所述器件隔离区。
参考图8，具体地，第二绝缘层230的材料可选用SiO2、Si3N4或其组合。优选地，形成第二绝缘层230后，如图8所示，可以进行处理使第二绝缘层230的上表面与外延层200的上表面齐平，例如采用CMP工艺研磨第二绝缘层230。当然也可以采用其他平坦化制程。
接下来可以对图8以及图13中示出的半导体结构进行后续加工，请参考图9和图14，嵌于半导体衬底100和外延层200内部的第一绝缘层140和第二绝缘层230叠加形成隔离区，在两个所述隔离区之间形成晶体管结构，每一所述晶体管结构包括栅极堆叠300、侧墙310和源/漏区，栅极堆叠300形成在外延层200之上，侧墙310形成在栅极堆叠300的两侧，所述源/漏区形成在外延层200中或者外延层200和半导体衬底100中，并处于侧墙310和所述隔离区之间（为简便起见图9和图14中未示出）。
此外，本发明提供的形成器件隔离区的方法，也适用于在SOI衬底上进行加工，请参考图15到图18，在本实施例中，提供的半导体衬底是SOI衬底，为了简明，图中仅示出了硅层160和埋氧层170，未示出SOI衬底的基底层。自上而下刻蚀该SOI衬底中的硅层160，刻蚀停止在埋氧层170的上表面，形成的第一沟槽130暴露埋氧层170。接下来参考图16，在第一沟槽130内填充第一绝缘层140，由于第一沟槽130内埋氧层170暴露，因此第一绝缘层140与埋氧层170是互相接触的。参考图17，在硅层160上生长外延层200，该外延层200的材料可以是Si、SiC、SiGe、InGaAs或其组合。接下来依次形成第二沟槽220和第二绝缘层230，最后对第二绝缘层230进行平坦化制程以形成图17示出的半导体结构，其中各部分形成的方法及其材料的选用可以参考前述的具体实施方式中相关部分的描述，在此不再赘述。
最后参考图18，可以对图17示出的半导体结构进行后续加工，嵌于外延层200和硅层160内的第二绝缘层230和第一绝缘层140叠加形成隔离区，并且第一绝缘层140与该SOI衬底的埋氧层170接触。进一步在两个所述隔离区之间形成晶体管结构，该晶体管结构的结构和形成方法均可参考本文中前述具体实施方式中相关部分的描述。最后形成如图18所示出的半导体结构。
本发明提供的形成器件的隔离区的方法，先按常规方法形成第一绝缘层，然后再形成宽度更小第二绝缘层，由该第二绝缘层和第一绝缘层叠加形成浅沟槽隔离。由于第二绝缘层的宽度减小，增加了减小凹沟形成的可能性，使形成的凹沟的尺寸变小，甚至不容易形成所述凹沟；另一方面宽度较小的第二绝缘层充当了浅沟槽隔离的上部，因此浅沟槽隔离在邻近半导体衬底的上表面处占用的面积更小，空出了更多的面积供形成源/漏区。上述两点共同作用，减小了凹沟形成的可能性，即减小了半导体结构出现缺陷的可能性，提升了半导体器件工作的稳定性；还形成了更大的源/漏区，提升了半导体器件工作的性能。
参考图9、图14和图18，下面对本发明实施例提供的半导体结构进行概述。
该半导体结构包括：
半导体衬底100；
外延层200，形成在半导体衬底100之上；
隔离区，所述隔离区由第二绝缘层230和第一绝缘层140叠加形成，其中第一绝缘层140形成在所述半导体衬底100中，第二绝缘层230形成在所述外延层200中，所述第二绝缘层230的宽度小于所述第一绝缘层140的宽度。
其中第二绝缘层230的上表面与半导体衬底100的上表面齐平（在本文中，两者之间存在术语“齐平”或“共面”的关系意指两者之间的高度差在工艺误差允许的范围内）。
半导体衬底100是体硅（bulk silicon wafer）或SOI衬底，其他实施例中半导体衬底100还可以包括其他基本半导体，例如锗。或者，半导体衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，半导体衬底100的厚度可以是但不限于约几百微米，例如可以在400μm-800μm的厚度范围内。外延层200的材料可以是Si、SiC、SiGe、InGaAs或其组合。
充当所述隔离区上部分的第二绝缘层230的厚度可以小于100nm，其材料可以选用SiO2、Si3N4或其组合；充当所述隔离区下部分的第一绝缘层140的厚度在100nm-300nm的厚度范围内，其材料可以选用SiO2、Si3N4或其组合。即第一绝缘层140和第二绝缘层230的材料可以相同，例如都选用SiO2。第一绝缘层140和第二绝缘层230的宽度可以根据设计需要决定，例如图9示出的半导体结构中，不仅包括宽度较大的第一绝缘层140，也包括宽度较小的第一绝缘层140；同样第二绝缘层230的宽度大于第二绝缘层230的宽度。在同一半导体结构中可形成多种宽度的第一绝缘层140和第二绝缘层230。所述第一绝缘层140和第二绝缘层230的截面都是矩形，例如参照图9和图18，或者第一绝缘层140的截面可以是梯形，例如参照图14。
此外，该半导体结构还可以包括形成在两个所述隔离区之间的晶体管结构，每一所述晶体管结构包括栅极堆叠300、侧墙310和源/漏区，栅极堆叠300形成在半导体衬底100之上，侧墙310形成在栅极堆叠300的两侧，所述源/漏区形成在半导体衬底100之中，并处于侧墙310和所述隔离区之间（例如形成在侧墙310与第二绝缘层230之间的半导体衬底的上部），为简明起见图9、图14和图18中未示出。
本发明实施例提供的半导体结构由于第二绝缘层的宽度减小，增加了减小凹沟形成的可能性，使形成的凹沟的尺寸变小，甚至不容易形成所述凹沟。另一方面宽度较小的第二绝缘层充当了浅沟槽隔离的上部，因此浅沟槽隔离在邻近半导体衬底的上表面处占用的面积更小，空出了更多的面积供形成源/漏区。上述两点共同作用，减小了凹沟形成的可能性，即减小了半导体结构出现缺陷的可能性，提升了半导体器件工作的稳定性；还形成了更大的源/漏区，提升了半导体器件工作的性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (15)
1.一种形成带有器件隔离区的半导体结构的方法，包括：
a）提供半导体衬底；
b）在该半导体衬底中形成第一沟槽，在所述第一沟槽内填充第一绝缘层，使该第一绝缘层在半导体衬底的上表面露出；
c）在所述半导体衬底的上表面生长外延层，该外延层覆盖半导体衬底的整个上表面；
d）刻蚀该外延层以形成暴露所述第一绝缘层的第二沟槽，该第二沟槽的宽度小于所述第一沟槽的宽度；
e）在所述第二沟槽内填充第二绝缘层，所述第一绝缘层和第二绝缘层形成所述器件隔离区。
2.根据权利要求1所述的方法，其中，步骤b）包括从上表面刻蚀半导体衬底，形成第一沟槽，在第一沟槽中填充第一绝缘层。
3.根据权利要求1所述的方法，其中，步骤b）包括：
从背面刻蚀半导体衬底，形成第一沟槽，在第一沟槽中填充第一绝缘层；
将半导体衬底的背面键合到基底的表面，使得半导体衬底的背面和基底的表面之间存在埋氧层；
从半导体衬底的上表面进行减薄，暴露第一绝缘层。
4.根据权利要求2所述的方法，其中：
所述半导体衬底是SOI衬底；
所述第一沟槽暴露SOI衬底的埋氧层。
5.根据权利要求1所述的方法，其中：
所述半导体衬底是体硅；
在步骤a中，形成所述第一沟槽时，使该第一沟槽的截面的形状为梯形。
6.根据权利要求1至3任一项所述的方法，其中：
使所述外延层的厚度小于100nm。
7.根据权利要求1至3任一项所述的方法，其中：
所述第一绝缘层的材料是SiO2、Si3N4或其组合；
所述第二绝缘层的材料是SiO2、Si3N4或其组合。
8.根据权利要求1至3任一项所述的方法，其中：
所述外延层的材料是Si、SiC、SiGe、InGaAs或其组合。
9.一种半导体结构，包括：
半导体衬底；
外延层，形成在半导体衬底之上；
隔离区，所述隔离区由第二绝缘层和第一绝缘层叠加形成，其中第一绝缘层形成在所述半导体衬底中，第二绝缘层形成在所述外延层中，所述第二绝缘层的宽度小于所述第一绝缘层的宽度。
10.根据权利要求9所述的半导体结构，其中：
所述半导体衬底是SOI衬底；
所述第一绝缘层与所述SOI衬底的埋氧层接触。
11.根据权利要求9所述的半导体结构，其中：
所述半导体衬底是体硅；
所述第一绝缘层的截面的形状为梯形。
12.根据权利要求9所述的半导体结构，其中，该半导体结构还包括：
晶体管结构，形成在所述隔离区之间。
13.根据权利要求9至11任一项所述的半导体结构，其中：
所述第二绝缘层的厚度小于100nm。
14.根据权利要求9至11任一项所述的半导体结构，其中：
所述第一绝缘层的材料是SiO2、Si3N4或其组合；
所述第二绝缘层的材料是SiO2、Si3N4或其组合。
15.根据权利要求9至11任一项所述的半导体结构，其中：该外延层的材料是Si、SiC、SiGe、InGaAs或其组合。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310282901.XA CN104282615A (zh) | 2013-07-06 | 2013-07-06 | 带有器件隔离区的半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310282901.XA CN104282615A (zh) | 2013-07-06 | 2013-07-06 | 带有器件隔离区的半导体结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104282615A true CN104282615A (zh) | 2015-01-14 |
Family
ID=52257382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310282901.XA Pending CN104282615A (zh) | 2013-07-06 | 2013-07-06 | 带有器件隔离区的半导体结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104282615A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019218278A1 (en) * | 2018-05-16 | 2019-11-21 | Yangtze Memory Technologies Co., Ltd. | Methods for solving epitaxial growth loading effect at different pattern density regions |
-
2013
- 2013-07-06 CN CN201310282901.XA patent/CN104282615A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019218278A1 (en) * | 2018-05-16 | 2019-11-21 | Yangtze Memory Technologies Co., Ltd. | Methods for solving epitaxial growth loading effect at different pattern density regions |
| US10692882B2 (en) | 2018-05-16 | 2020-06-23 | Yangtze Memory Technologies Co., Ltd. | Methods for solving epitaxial growth loading effect at different pattern density regions |
| US11152389B2 (en) | 2018-05-16 | 2021-10-19 | Yangtze Memory Technologies Co., Ltd. | Methods for solving epitaxial growth loading effect at different pattern density regions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11469144B2 (en) | Semiconductor arrangement with fin features having different heights | |
| TWI573267B (zh) | 半導體裝置與製作非平面電路裝置的方法 | |
| TWI821384B (zh) | 積體電路的製作方法、半導體裝置、與半導體結構 | |
| CN105321943A (zh) | 非平面器件和应变产生沟道电介质 | |
| US9722024B1 (en) | Formation of semiconductor structures employing selective removal of fins | |
| CN107958871B (zh) | 半导体装置及其制造方法 | |
| US20100006975A1 (en) | Method of eliminating micro-trenches during spacer etch | |
| US9343530B2 (en) | Method for manufacturing fin structure of finFET | |
| US8709901B1 (en) | Method of forming an isolation structure | |
| US8691661B2 (en) | Trench with reduced silicon loss | |
| CN105336695A (zh) | 半导体器件的形成方法 | |
| US9331173B2 (en) | Semiconductor device having a carbon containing insulation layer formed under the source/drain | |
| CN104576386B (zh) | 一种FinFET及其制造方法 | |
| US7871893B2 (en) | Method for non-selective shallow trench isolation reactive ion etch for patterning hybrid-oriented devices compatible with high-performance highly-integrated logic devices | |
| US8877600B2 (en) | Method for manufacturing a hybrid SOI/bulk semiconductor wafer | |
| US20170317074A1 (en) | Semiconductor arrangement and formation thereof | |
| US6270353B1 (en) | Low cost shallow trench isolation using non-conformal dielectric material | |
| US20150140819A1 (en) | Semiconductor process | |
| TWI642106B (zh) | 絕緣體上半導體元件的製造方法 | |
| CN104282615A (zh) | 带有器件隔离区的半导体结构及其制造方法 | |
| US20150295030A1 (en) | Insulating trench forming method | |
| US8269307B2 (en) | Shallow trench isolation structure and method for forming the same | |
| CN109461696A (zh) | 一种浅沟槽隔离结构的制作方法 | |
| US6921705B2 (en) | Method for forming isolation layer of semiconductor device | |
| KR101843467B1 (ko) | 반도체 장치 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150114 |