CN104239253A - 半导体装置和半导体系统 - Google Patents

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Abstract

提供一种半导体装置，包括经由电耦接单元而耦接的多个半导体芯片。每个半导体芯片包括：芯片ID信号发生单元，被配置成产生芯片ID信号；以及芯片使能信号发生单元，被配置成响应于芯片ID信号而接收时钟使能信号，其中，半导体芯片中的一个与其它半导体芯片共用接收的时钟使能信号作为传送时钟使能信号，芯片使能信号发生单元检测所述多个半导体芯片的芯片ID信号中是否发生错误、选择传送时钟使能信号和时钟使能信号中的任何一个、以及输出选中的信号作为芯片使能信号。

Description

半导体装置和半导体系统
相关申请的交叉引用
本申请要求2013年6月20日向韩国知识产权局提交的申请号为10-2013-0070830的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及半导体装置和半导体系统，更具体而言，涉及包括多个芯片的半导体装置和半导体系统。
背景技术
为了高度集成半导体装置，已经提出了各种类型的多芯片封装体。具体地，广泛地使用芯片层叠封装体，所述芯片层叠封装体包括层叠的多个半导体芯片以构成一个半导体装置。
所述多个半导体芯片彼此电耦接，使得用于控制多芯片半导体装置操作的控制器来控制相应半导体芯片。近来，已经使用穿通芯片通孔来将信号共同传送至多个半导体芯片。通常，由于半导体芯片由硅晶片制成，所以穿通芯片通孔被称作为穿通硅通孔（TSV）。
多芯片半导体装置中的半导体芯片被分成主芯片和从芯片。主芯片用于缓冲从控制器施加的信号并将缓冲的信号传送至相应的从芯片，而每个从芯片根据经由主芯片接收的命令和数据来执行操作。例如，当从控制器施加用于将半导体装置使能的时钟使能信号时，主芯片接收时钟使能信号并且将接收的时钟使能信号转送至相应的从芯片，而每个从芯片接收时钟使能信号并且产生用以将对应芯片使能的芯片使能信号。
发明内容
各种实施例针对一种用于将多芯片半导体装置中的每个半导体芯片使能的技术。
在本发明的一个实施例中，提供了一种半导体装置，所述半导体装置包括经由电耦接单元而耦接的多个半导体芯片。每个半导体芯片包括：芯片ID信号发生单元，被配置成产生芯片ID信号；以及芯片使能信号发生单元，被配置成响应于芯片ID信号而接收时钟使能信号，其中，半导体芯片中的接收时钟使能信号的一个半导体芯片与其它半导体芯片共用接收的时钟使能信号作为传送时钟使能信号，芯片使能信号发生单元检测所述多个半导体芯片的芯片ID信号中是否发生错误、选择传送时钟使能信号和时钟使能信号中的任何一个，以及输出选中的信号作为芯片使能信号。
在本发明的一个实施例中，提供了一种半导体装置，所述半导体装置包括经由电耦接单元而耦接的多个半导体芯片。每个半导体芯片包括：芯片功能确定单元，被配置成经由半导体芯片的芯片ID信号来确定对应的半导体芯片是否作为主芯片来操作；发送单元，被配置成根据芯片功能确定单元的确定结果，经由输入端子来接收时钟使能信号并且在输出端子处形成传送时钟使能信号；错误检测单元，被配置成检测是否两个或更多个半导体芯片作为主芯片来操作；MUX单元，被配置成接收传送时钟使能信号或时钟使能信号，并且选择性地输出接收的信号；以及接收单元，被配置成输出MUX单元的输出作为芯片使能信号，其中，经由发送单元接收时钟使能信号的半导体芯片与其它半导体芯片共用接收的时钟使能信号作为传送时钟使能信号。
在本发明的一个实施例中，一种半导体系统包括：控制器；以及经由穿通芯片通孔而电耦接的第一半导体芯片和第二半导体芯片。第一半导体芯片和第二半导体芯片中的每个包括：芯片功能确定单元，被配置成经由芯片ID信号来确定对应的半导体芯片是否作为主芯片来操作；发送单元，被配置成根据芯片功能确定单元的确定结果，经由输入端子接收时钟使能信号，并且在输出端子处形成传送时钟使能信号；错误检测单元，被配置成检测第一半导体芯片和第二半导体芯片的芯片ID信号中是否发生错误；MUX单元，被配置成选择并输出传送时钟使能信号和时钟使能信号中的任何一个；以及接收单元，被配置成输出MUX单元的输出作为芯片使能信号，其中，经由发送单元接收时钟使能信号的半导体芯片与其它半导体芯片共用接收的时钟使能信号作为传送时钟使能信号，控制器将时钟使能信号提供至第一半导体芯片和第二半导体芯片之中的初始设定成作为主芯片来操作的半导体芯片。
在本发明的一个实施例中，一种系统包括多个半导体芯片，其中，每个半导体芯片包括：芯片ID信号发生单元，被配置成产生芯片ID信号以识别每个半导体芯片；以及芯片使能信号发生单元，被配置成响应于芯片ID信号而产生芯片使能信号，以及接收时钟使能信号以输出作为传送时钟使能信号。
附图说明
结合附图描述特点、方面和实施例，其中：
图1说明根据本发明的一个实施例的半导体系统；
图2是说明图1中的第一半导体芯片和第二半导体芯片的一个实施例的框图；
图3是说明图2中的第一芯片ID信号发生单元和第二芯片ID信号发生单元的一个实施例的电路图；
图4是说明图2中的第一芯片使能信号发生单元和第二芯片使能信号发生单元的一个实施例的电路图；
图5是说明图2中的第一芯片使能信号发生单元和第二芯片使能信号发生单元的一个实施例的电路图；
图6是说明图5中的第一错误检测部的一个实施例的电路图；以及
图7是说明图5中的第一MUX部的一个实施例的电路图。
具体实施方式
在下文中，将参照附图经由各种实施例来描述根据本发明的半导体装置和半导体系统。
参见图1，半导体系统可以包括：半导体装置，所述半导体装置包括层叠在其中的多个半导体芯片CHIP0至CHIP3；以及控制器CONTROLLER，所述控制器CONTROLLER用于控制半导体装置。控制器CONTROLLER和半导体装置可以经由暴露至外部的焊盘PAD来交换信号。如上所述，半导体装置可以经由所述多个半导体芯片CHIP0至CHIP3之中的设定成主芯片的特定半导体芯片来与控制器CONTROLLER通信。在图1中，第一半导体芯片CHIP0可以被设定成主芯片，而其它的第二半导体芯片CHIP1至第四半导体芯片CHIP3被设定成从芯片。图1可说明第一半导体芯片CHIP0至第四半导体芯片CHIP3经由TSV电耦接的情况。然而，半导体装置的配置可以不局限于一个实施例。在下文中，将以包括经由TSV电耦接的多个半导体芯片的半导体装置为例进行描述。
第一半导体芯片CHIP0可以经由TSV将信号传送至第二半导体芯片CHIP1至第四半导体芯片CHIP3，以及经由TSV接收第二半导体芯片CHIP1至第四半导体芯片CHIP3的信号。即，第一半导体芯片CHIP0与第二半导体芯片CHIP1至第四半导体芯片CHIP3可以经由TSV来进行双向通信。
半导体装置可以通过从控制器CONTROLLER接收激活的时钟使能信号（未示出）而被使能。被设定成主芯片的第一半导体芯片CHIP0可以经由焊盘PAD来接收时钟使能信号，并且可以将接收的时钟使能信号传送至第二半导体芯片CHIP1至第四半导体芯片CHIP3。第一半导体芯片CHIP0至第四半导体芯片CHIP3中的每个可以接收时钟使能信号，并且产生芯片使能信号（未示出）以将对应的芯片使能。
图2说明用于将图1的半导体装置使能的方案的一个实施例。图2代表性地说明第一半导体芯片CHIP0用作主芯片而第二半导体芯片CHIP1用作从芯片。主芯片和从芯片根据其功能来划分，但是半导体装置包括相同类型的芯片。
半导体芯片CHIP0和CHIP1分别包括ID信号发生单元110和210以及芯片使能信号发生单元120和220以产生芯片使能信号。
半导体芯片CHIP0和CHIP1可以被设定成具有用于识别的唯一ID。芯片ID信号发生单元110和210可以被配置成产生相应半导体芯片CHIP0和CHIP1的芯片ID信号CHIP_ID0[1:0]和CHIP_ID1[1:0]。第一半导体芯片CHIP0的芯片ID信号CHIP_ID0[1:0]可影响半导体芯片CHIP1的芯片ID信号CHIP_ID1[1:0]的产生，使得半导体芯片CHIP0和CHIP1产生不同的芯片ID信号CHIP_ID0[1:0]和CHIP_ID1[1:0]。具体地，第一半导体芯片CHIP0和第二半导体芯片CHIP1可以经由第一TSV TSV0来共用传送ID信号ID_transfer，由此产生不同的芯片ID信号CHIP_ID0[1:0]和CHIP_ID1[1:0]。
芯片使能信号发生单元120和220响应于芯片ID信号CHIP_ID0[1:0]和CHIP_ID1[1:0]而产生用于相应芯片的芯片使能信号CKEi0和CKEi1。在经由芯片ID信号CHIP_ID0[1:0]或CHIP_ID1[1:0]将对应芯片确定为主芯片时，芯片使能信号发生单元120或220可以从外部接收时钟使能信号CKE，并且输出接收的信号作为传送时钟使能信号CKE_transfer。传送时钟使能信号CKE_transfer是被确定为主芯片的半导体芯片所接收的时钟使能信号CKE，并且经由第二TSV TSV1而被第一半导体芯片CHIP0和第二半导体芯片CHIP2共用。芯片使能信号发生单元120和220输出传送时钟使能信号CKE_transfer作为相应的芯片使能信号CKEi0和CKEi1。
具体地，第一半导体芯片CHIP0可以包括第一芯片ID信号发生单元110和第一芯片使能信号发生单元120。
第一芯片ID信号发生单元110可以被配置成产生第一芯片ID信号CHIP_ID0[1:0]。在一个实施例中，第一半导体芯片CHIP0可以被设定成作为主芯片来操作以传送信号至控制器和从控制器接收信号。经由第一半导体芯片CHIP0的第一芯片ID信号CHIP_ID0[1:0]，可以看出对应的芯片被设定成主芯片。
第一芯片使能信号发生单元120可以配置成响应于第一芯片ID信号CHIP_ID0[1:0]而确定是否从外部接收时钟使能信号CKE。当经由第一芯片ID信号CHIP_ID0[1:0]而将对应的半导体芯片确定成主芯片时，第一芯片使能信号发生单元120可以接收从外部控制器施加的时钟使能信号CKE，并且传送接收的信号作为传送时钟使能信号CKE_transfer。此外，第一芯片使能信号发生单元120可以输出传送时钟使能信号CKE_transfer作为第一芯片使能信号CKEi0。
第二半导体芯片CHIP1可以包括第二芯片ID信号发生单元210和第二芯片使能信号发生单元220。
第二芯片ID信号发生单元210可以被配置成经由第一TSV TSV0来接收传送ID信号ID_transfer，并且产生第二芯片ID信号CHIP_ID1[1:0]。在一个实施例中，第二半导体芯片CHIP1可以被设定成作为从芯片之一来操作。经由第二半导体芯片CHIP1的第二芯片ID信号CHIP_ID1[1:0]，可以看出对应的芯片被设定成从芯片。
第二芯片使能信号发生单元220可以配置成响应于第二芯片ID信号CHIP_ID1[1:0]而确定是否从外部接收时钟使能信号CKE。当经由第二芯片ID信号CHIP_ID1[1:0]而将对应的芯片确定成从芯片时，第二芯片使能信号发生单元220可以阻止用于接收时钟使能信号CKE的输入端子与用于输出传送时钟使能信号CKE_transfer的输出端子之间的耦接。此时，时钟使能信号CKE可不直接施加至从芯片。因而，当第二芯片ID信号CHIP_ID1[1:0]中发生错误使得对应的芯片被确定成主芯片时，可输出处于浮置状态的电压电平作为传送时钟使能信号CKE_transfer。
图3是说明第一芯片ID信号发生单元110和第二芯片ID信号发生单元210的一个实施例的电路图。
第一芯片ID信号发生单元110和第二芯片ID信号发生单元210可以分别包括信号发生部111和211以及传送部112和212。在一个实施例中，芯片ID信号CHIP_ID0[1:0]和CHIP_ID1[1:0]中的每个以二比特的信号来实施，但是不局限于此。
第一芯片ID信号发生单元110可以包括第一信号发生部111和第一传送部112。
第一信号发生部111可以包括第一NMOS晶体管N1和第二NMOS晶体管N2以及第一缓冲器BUF1和第二缓冲器BUF2。第一NMOS晶体管N1可以耦接在节点ND01和接地电压VSS之间，第一缓冲器BUF1可以被配置成缓冲节点ND01的电压电平，以及输出缓冲的信号作为第一芯片ID信号的低比特CHIP_ID0[0]。第二NMOS晶体管N2可以耦接在节点ND02和接地电压VSS之间，并且第二缓冲器BUF2可以被配置成缓冲节点ND02的电压电平，以及输出缓冲的信号作为第一芯片ID信号的高比特CHIP_ID0[1]。由于外部电压VDD被施加至第一NMOS晶体管N1和第二NMOS晶体管N2的栅极端子，所以第一缓冲器BUF1和第二缓冲器BUF2二者都输出低电平的电压，因而第一芯片ID信号CHIP_ID0[1:0]变成‘00’。
第一传送部112可以包括第一反相器IV1和第一异或门（XOR gate）XOR1。第一反相器IV1可以被配置成接收第一芯片ID信号的低比特CHIP_ID0[0]，并且输出传送ID信号的低比特ID_transfer[0]。第一异或门XOR1可以被配置成接收第一芯片ID信号的低比特CHIP_ID0[0]和第一芯片ID信号的高比特CHIP_ID0[1]，并且输出传送ID信号的高比特ID_transfer[1]。因而，传送ID信号ID_transfer[1:0]变成‘01’。
第一TSV TSV0可以包括第一TSV TSV01和第二TSV TSV02。传送ID信号ID_transfer[1:0]的相应比特可以经由第一TSV TSV01和第二TSV TSV02被传送至第二半导体芯片的第二芯片ID信号发生单元210。
第二信号发生部211可以包括第三NMOS晶体管N3和第四NMOS晶体管N4以及第三缓冲器BUF3和第四缓冲器BUF4。第三NMOS晶体管N3可以耦接在节点ND11和接地电压VSS之间，第三缓冲器BUF3可以被配置成缓冲节点ND11的电压电平，并且输出缓冲的信号作为第二芯片ID信号的低比特CHIP_ID1[0]。第四NMOS晶体管N4可以被耦接在节点ND12和接地电压VSS之间，第四缓冲器BUF4可以被配置成缓冲节点ND12的电压电平，并且输出缓冲的信号作为第二芯片ID信号的高比特CHIP_ID1[1]。第三NMOS晶体管N3和第四NMOS晶体管N4经由它们的栅极端子接收外部电压VDD。因而，相应节点ND11和ND12的电压电平可以被放电至接地电压电平VSS。
第一TSV TSV01和第二TSV TSV02可以与相应的节点ND11和ND12耦接，以便对传送ID信号ID_transfer[1:0]进行传送。由于第一TSV TSV01和第二TSV TSV02的驱动能力被设定成比第三NMOS晶体管N3和第四NMOS晶体管N4的驱动能力更大，所以相应的节点ND11和ND12的电压电平可以被设定成传送ID信号ID_transfer[1:0]的电平。因而，第三缓冲器BUF3可以输出高电平的电压，而第四缓冲器BUF4可以输出低电平的电压。结果，第二芯片ID信号CHIP_ID1[1:0]可以被输出为‘01’。
第二传送部212可以包括第二反相器IV2和第二异或门XOR2。第二反相器IV2可以被配置成接收第二芯片ID信号的低比特CHIP_ID1[0]，第二异或门XOR2可以被配置成接收第二芯片ID信号的低比特CHIP_ID1[0]和第二芯片ID信号的高比特CHIP_ID1[1]。尽管在图3中有所省略，但是第二传送部212的输出可以被传送至与其耦接的另一个半导体芯片的芯片ID信号发生单元。
以这种方式，由于第一半导体芯片的芯片ID信号CHIP_ID0[1:0]可影响第二半导体芯片的芯片ID信号CHIP_ID1[1:0]的产生，所以第一半导体芯片和第二半导体芯片可以产生不同的ID信号。然而，当第一TSV TSV01和第二TSV TSV02中发生缺陷时，从第一传送部112传送的传送ID信号ID_transfer[1:0]的电平可能与第二信号发生部211所接收的传送ID信号ID_transfer[1:0]的电平不同。在这种情况下，相应半导体芯片可能意外地产生相同的芯片ID信号。例如，虽然第二芯片ID信号CHIP_ID1[1:0]必须被产生为从芯片的预设ID，但是第二芯片ID信号CHIP_ID1[1:0]可能会被产生为主芯片的ID。
图4是说明第一芯片使能信号发生单元120A和第二芯片使能信号发生单元220A的一个实施例的电路图。
根据本发明的一个实施例，相应半导体芯片的第一芯片使能信号发生单元120A和第二芯片使能信号发生单元220A可以分别包括：芯片功能确定部121A和221A、发送部122A和222A、以及接收部123A和223A。相应半导体芯片的发送部122A和222A可以具有经由第二TSV TSV1而电耦接的输出端子。
具体地，第一芯片使能信号发生单元120A可以包括：第一芯片功能确定部121A、第一发送部122A以及第一接收部123A。
第一芯片功能确定部121A可以被配置成接收第一芯片ID信号CHIP_ID0[1:0]的相应比特，并且产生第一主使能信号Master_EN0。即，当经由第一芯片ID信号CHIP_ID0[1:0]将第一半导体芯片确定成主芯片时，第一芯片功能确定部121A可以激活第一主使能信号Master_EN0。具体地，第一芯片功能确定部121A可以包括第一或非门（NOR gate）NR1。在一个实施例中，由于第一芯片ID信号CHIP_ID0[1:0]为‘00’，所以第一或非门NR1输出被激活成高电平的第一主使能信号Master_EN0。
第一发送部122A可以被配置成：当施加激活的第一主使能信号Master_EN0时，经由其输入端子接收时钟使能信号CKE，并且将接收的信号传送至其输出端子。在输出端子处形成的信号是传送时钟使能信号CKE_transfer。第一半导体芯片的传送时钟使能信号CKE_transfer可以经由第二TSV TSV1被第二半导体芯片共用。在一个实施例中，当施加激活的时钟使能信号CKE时，激活的传送时钟使能信号CKE_transfer可以被传送至第一发送部122A的输出端子。例如，时钟使能信号CKE和传送时钟使能信号CKE_transfer二者都可以被激活成高电平。
第一接收部123A可以被配置成接收传送时钟使能信号CKE_transfer，并且输出接收的信号作为第一芯片使能信号CKEi0。当施加激活的传送时钟使能信号CKE_transfer时，第一接收部123A可以激活第一芯片使能信号CKEi0。在这种情况下，第一半导体芯片可以被使能。
第二芯片使能信号发生单元220A可以包括：第二芯片功能确定部221A、第二发送部222A以及第二接收部223A。
第二芯片功能确定部221A可以被配置成接收第二芯片ID信号CHIP_ID1[1:0]的相应比特，并且产生第二主使能信号Master_EN1。即，当经由第二芯片ID信号CHIP_ID1[1:0]将第二半导体芯片确定成主芯片时，第二芯片功能确定部221A可以激活第二主使能信号Master_EN1。具体地，第二芯片功能确定部221A可以包括第二或非门NR2。在一个实施例中，由于第二芯片ID信号CHIP_ID1[1:0]为‘01’，所以第二或非门NR2可以输出被去激活成低电平的第二主使能信号Master_EN0。
第二发送部222A可以被配置成：当施加激活的第二主使能信号Master_EN1时，经由其输入端子接收时钟使能信号CKE，并且将接收的信号传送至其输出端子。在一个实施例中，由于施加去激活的第二主使能信号Master_EN1，所以可以阻止第二发送部222A的输入端子和输出端子之间的电耦接。然而，在输出端子处可以形成被激活成高电平并且经由第二TSV TSV1共用的传送时钟使能信号CKE_transfer，如上所述。
第二接收部223A可以被配置成接收传送时钟使能信号CKE_transfer，并且输出接收的信号作为第二芯片使能信号CKEi1。由于施加激活的传送时钟使能信号CKE_transfer，所以第二接收部223A可以激活第二芯片使能信号CKEi1。因而，第二半导体芯片被使能。
在根据本发明的一个实施例的图4的半导体装置中，从芯片可以共用由确定成主芯片的半导体芯片接收的时钟使能信号，且因而可以将半导体装置中包括的相应芯片使能。然而，当由于半导体装置的TSV中的缺陷而发生从芯片被确定成主芯片的错误时，从芯片可能作为主芯片操作，并且传送时钟使能信号CKE_transfer的电平可能变得不稳定。因而，可能发生全部失灵使得半导体装置内部的全部半导体芯片都被禁止。
图5是说明根据一个实施例的用于解决上述问题的第一芯片使能信号发生单元120B和220B的电路图。
根据一个实施例，相应半导体芯片的芯片使能信号发生单元120B和220B可以分别包括：芯片功能确定部121B和221B、发送部122B和222B、接收部123B和223B、错误检测部124B和224B、以及MUX（多路复用器）部125B和225B。相应半导体芯片中的发送部122B和222B可以具有经由第二TSV TSV1而电耦接的输出端子。
具体地，第一芯片使能信号发生单元120B包括：第一芯片功能确定部121B、第一发送部122B、第一接收部123B、第一错误检测部124B以及第一MUX部125B。
第一芯片功能确定部121B可以被配置成接收第一芯片ID信号CHIP_ID0[1:0]的相应比特，并且产生第一主使能信号Master_EN0。由于第一芯片功能确定部121B具有与图4中的第一芯片功能确定部121A相同的配置和操作，所以本文省略了其详细描述。
第一发送部122B可以被配置成：当施加激活的第一主使能信号Master_EN0时，经由其输入端子接收时钟使能信号CKE，并且经由其输出端子传送接收的信号。假设在输出端子处形成的信号是传送时钟使能信号CKE_transfer。第一半导体芯片的传送时钟使能信号CKE_transfer可以经由第二TSV TSV1被第二半导体芯片共用。由于第一发送部122B具有与图4中的第一发送部122A相同的配置和操作，所以本文省略其详细描述。
第一错误检测部124B可以被配置成检测第一芯片ID信号CHIP_ID0[1:0]和第二芯片ID信号CHIP_ID1[1:0]中是否发生错误，并且产生第一选择信号SEL0。根据一个实施例的第一错误检测部124B可以使用如下方案：即判断被设定成从芯片的半导体芯片的芯片ID信号是否与被设定成主芯片的半导体芯片的芯片ID信号相同。
第一错误检测部124B可以包括第三异或门XOR3至第五异或门XOR5。第三异或门XOR3可以被配置成比较第一芯片ID信号的低比特CHIP_ID0[0]和第二芯片ID信号的低比特CHIP_ID1[0]。第四异或门XOR4可以被配置成比较第一芯片ID信号的高比特CHIP_ID0[1]和第二芯片ID信号的高比特CHIP_ID1[1]。第五异或门XOR5可以被配置成接收第三异或门XOR3和第四异或门XOR4的输出，并且输出第一选择信号SEL0。因而，当第一芯片ID信号CHIP_ID0[1:0]和第二芯片ID信号CHIP_ID1[1:0]彼此不同时，第一错误检测部124B可以输出处于高电平（即，第一电平）的第一选择信号SEL0；当第一芯片ID信号CHIP_ID0[1:0]和第二芯片ID信号CHIP_ID1[1:0]彼此相同时，输出处于低电平（即，第二电平）的第一选择信号SEL0。第一芯片ID信号CHIP_ID0[1:0]和第二芯片ID信号CHIP_ID1[1:0]可以被传送至经由相应TSV而电耦接的另一个半导体芯片。
图6说明当半导体装置包括一个主芯片和多个从芯片时第一错误检测部124B_1的一个实施例。
在一个实施例中，可以采用与图5中的实施例相同的方式来检测错误。即，可以将被设定成主芯片的半导体芯片的芯片ID信号和被设定成从芯片的半导体芯片的芯片ID信号相互比较，并且可以根据比较结果来检测错误。可以将被设定成从芯片的相应半导体芯片的芯片ID信号CHIP_ID1[1:0]、CHIP_ID2[1:0]以及CHIP_ID3[1:0]与被设定成主芯片的半导体芯片的芯片ID信号CHIP_ID0[1:0]进行比较。
图6说明半导体装置可以包括被设定成主芯片的第一半导体芯片和被设定成从芯片的第二半导体芯片至第四半导体芯片的情况。第一错误检测部124B_1可以包括第一比较器124B_11至第三比较器124B_13和组合器124B_14。
第一比较器124B_11可以包括第九异或门XOR9至第十一异或门XOR11。第九异或门XOR9可以被配置成比较第一芯片ID信号的低比特CHIP_ID0[0]和第二芯片ID信号的低比特CHIP_ID1[0]。第十异或门XOR10可以被配置成比较第一芯片ID信号的高比特CHIP_ID0[1]和第二芯片ID信号的CHIP_ID1[1]。第十一异或门XOR11可以被配置成接收第九异或门XOR9的输出和第十异或门XOR10的输出。因而，第一比较器124B_11可以在第一芯片ID信号CHIP_ID0[1:0]和第二芯片ID信号CHIP_ID1[1:0]彼此不同时输出高电平，即第一电平；以及可以在第一芯片ID信号CHIP_ID0[1:0]和第二芯片ID信号CHIP_ID1[1:0]彼此相同时输出低电平，即第二电平。
第二比较器124B_12可以包括第十二异或门XOR12至第十四异或门XOR14。第十二异或门XOR12可以被配置成比较第一芯片ID信号的低比特CHIP_ID0[0]和第三芯片ID信号的低比特CHIP_ID2[0]。第十三异或门XOR13可以被配置成比较第一芯片ID信号的高比特CHIP_ID0[1]和第三芯片ID信号的高比特CHIP_ID2[1]。第十四异或门XOR14可以被配置成接收第十二异或门XOR12的输出和第十三异或门XOR13的输出。因而，第二比较器124B_12可以在第一芯片ID信号CHIP_ID0[1:0]和第三芯片ID信号CHIP_ID2[1:0]彼此不同时输出高电平，即第一电平；以及可以在第一芯片ID信号CHIP_ID0[1:0]和第三芯片ID信号CHIP_ID2[1:0]彼此相同时输出低电平，即第二电平。
第三比较器124B_13可以包括第十五异或门XOR15至第十七异或门XOR17。第十五异或门XOR15可以被配置成比较第一芯片ID信号的低比特CHIP_ID0[0]和第四芯片ID信号的低比特CHIP_ID3[0]。第十六异或门XOR16可以被配置成比较第一芯片ID信号的高比特CHIP_ID0[1]和第四芯片ID信号的高比特CHIP_ID3[1]。第十七异或门XOR17可以被配置成接收第十五异或门XOR15的输出和第十六异或门XOR16的输出。因而，第三比较器124B_13可以在第一芯片ID信号CHIP_ID0[1:0]和第四芯片ID信号CHIP_ID3[1:0]彼此不同时输出高电平，即第一电平；以及可以在第一芯片ID信号CHIP_ID0[1:0]和第四芯片ID信号CHIP_ID3[1:0]彼此相同时输出低电平，即第二电平。
组合器124B_14可以包括第一与门（AND gate）AD1，所述第一与门AD1被配置成接收第一比较器124B_11至第三比较器124B_13的输出并且输出第一选择信号SEL0。组合器124B_14可以在第一比较器124B_11至第三比较器124B_13的输出全部处于高电平时输出处于第一电平的第一选择信号SEL0；以及在第一比较器124B_11至第三比较器124B_13的输出中的任何一个处于低电平时输出处于第二电平的第一选择信号SEL0。
即，组合器124B_14可以在被设定成从芯片的半导体芯片的芯片ID信号与被设定成主芯片的半导体芯片的芯片ID信号不同时产生处于第一电平的第一选择信号SEL0；以及可以在被设定成从芯片的半导体芯片的芯片ID信号中的任何一个与被设定成主芯片的半导体芯片的芯片ID信号相同时产生处于第二电平的第一选择信号SEL0。
图5中的第一MUX部125B可以被配置成响应于第一选择信号SEL0而选择从外部施加的时钟使能信号CKE或传送时钟使能信号CKE_transfer，并且将选中的信号输出至第一接收部123B。第一MUX部125B可以在施加有处于第一电平的第一选择信号SEL0时选择传送时钟使能信号CKE_transfer，以及在施加有处于第二电平的第一选择信号SEL0时选择时钟使能信号CKE。
参见图7，第一MUX部125B可以包括第三反相器IV3和第四反相器IV4以及第一控制反相器CIV1和第二控制反相器CIV2。
第三反相器IV3可以被配置成将第一选择信号SEL0反相。
第一控制反相器CIV1可以被配置成响应于第三反相器IV3的输出信号和第一选择信号SEL0而将传送时钟使能信号CKE_transfer反相。
第二控制反相器CIV2可以被配置成响应于第三反相器IV3的输出信号和第一选择信号SEL0而将时钟使能信号CKE反相。
第四反相器IV4可以被配置成将第一控制反相器CIV1和第二控制反相器CIV2的输出反相，并且输出反相的信号作为输出信号MUX0_OUT。
第一接收部123B可以被配置成接收第一MUX部125B的输出，并且输出接收的信号作为第一芯片使能信号CKEi0。
当半导体芯片的芯片ID信号中未发生错误时，图5中的第一芯片使能信号发生单元120B可以正常地将从第一发送部122B输出的传送时钟使能信号CKE_transfer输出作为第一芯片使能信号CKEi0。另一方面，当发生从芯片的芯片ID信号与主芯片的芯片ID信号相同的错误时，传送时钟使能信号CKE_transfer的电压电平可能变得不稳定。因而，第一芯片使能信号发生单元120B可以不接收传送时钟使能信号CKE_transfer而是接收从外部施加的时钟使能信号CKE，并且输出接收的信号作为第一芯片使能信号CKEi0。
第二芯片使能信号发生单元220B可以包括：第二芯片功能确定部221B、第二发送部222B、第二接收部223B、第二错误检测部224B以及第二MUX部225B。
第二芯片功能确定部221B可以被配置成接收第二芯片ID信号CHIP_ID1[1:0]的相应比特，并且产生第二主使能信号Master_EN1。由于第二芯片功能确定部221B具有与图4中的第二芯片功能确定部221A相同的配置和操作，所以本文将省略其详细描述。
第二发送部222B可以被配置成：当施加激活的第二主使能信号Master_EN1时，经由其输入端子接收时钟使能信号CKE，并且将接收的信号传送至其输出端子。由于第二半导体芯片与外部控制器不直接耦接，所以输入端子可以大体处于浮置状态。即，当施加正常被去激活的第二主使能信号Master_EN1时，可以阻止第二发送部222B的输入端子和输出端子之间的电耦接。然而，当施加异常被激活的第二主使能信号Master_EN1时，输入端子的处于浮置状态的不稳定电压电平被输出作为传送时钟使能信号CKE_transfer。不稳定的传送时钟使能信号CKE_transfer可以经由第二TSV TSV1而被第一半导体芯片共用。
第二错误检测部224B可以被配置成检测第一芯片ID信号CHIP_ID0[1:0]和第二芯片ID信号CHIP_ID1[1:0]中是否发生错误，并且产生第二选择信号SEL1。第二错误检测部224B可以具有与第一错误检测部124B相同的配置和操作。第二错误检测部224B可以包括第六异或门XOR6至第八异或门XOR8以比较第一芯片ID信号CHIP_ID0[1:0]和第二芯片ID信号CHIP_ID1[1:0]。本文省略其详细描述。
第二MUX部225B可以被配置成响应于第二选择信号SEL1而选择从外部施加的时钟使能信号CKE或者传送时钟使能信号CKE_transfer，并且将选中的信号输出至第二接收部223B。第二MUX部225B可以在施加有处于第一电平的第二选择信号SEL1时选择传送时钟使能信号CKE_transfer，以及在施加有处于第二电平的第二选择信号SEL1时选择时钟使能信号CKE。然而，如上所述，第二半导体芯片可以不与外部控制器直接耦接。因而，用于接收时钟使能信号CKE的输入端子可以大体处于浮置状态。第二MUX部225B可以具有与第一MUX部125B相同的配置和操作。
第二接收部223B可以被配置成接收第二MUX部225B的输出，并且输出接收的信号作为第二芯片使能信号CKEi1。
当半导体芯片的芯片ID信号中未发生错误时，第二芯片使能信号发生单元220B可以输出传送时钟使能信号CKE_transfer作为第二芯片使能信号CKEi1。另一方面，当从芯片的芯片ID信号与主芯片的芯片ID信号相同时、即发生错误时，第二芯片使能信号发生单元220B可以接收从外部施加的时钟使能信号CKE，并且输出接收的信号作为第二芯片使能信号CKEi1。然而，在后者的情况下，由于第二MUX部225B的用于接收时钟使能信号CKE的输入端子大体处于浮置状态，所以第二芯片使能信号发生单元220B可能产生不稳定的第二芯片使能信号CKEi1。
根据图5中所示的一个实施例，当由于半导体装置中的TSV的缺陷而发生从芯片被确定成主芯片的错误时，半导体装置中包括的半导体芯片可以不接收传送时钟使能信号CKE_transfer而是直接接收从外部施加的时钟使能信号CKE，并且产生芯片使能信号。因而，根据一个实施例的半导体装置可以至少保证主芯片的正常操作。
尽管以上已经描述了某些实施例，但是本领域的技术人员将理解的是描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限制本文描述的半导体装置。更确切地说，本文描述的半导体装置应当仅根据所附权利要求并结合以上描述和附图来限制。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种半导体装置，包括经由电耦接单元而耦接的多个半导体芯片，
其中，每个半导体芯片包括：
芯片ID信号发生单元，所述芯片ID信号发生单元被配置成产生芯片ID信号；以及
芯片使能信号发生单元，所述芯片使能信号发生单元被配置成响应于所述芯片ID信号而接收时钟使能信号，
其中，所述半导体芯片中的接收所述时钟使能信号的一个半导体芯片与其它半导体芯片共用接收的所述时钟使能信号作为传送时钟使能信号，以及
所述芯片使能信号发生单元检测所述多个半导体芯片的芯片ID信号中是否发生错误、选择所述传送时钟使能信号和所述时钟使能信号中的任何一个、以及输出选中的信号作为芯片使能信号。
2.如技术方案1所述的半导体装置，其中，所述多个半导体芯片之中的第一半导体芯片的第一芯片ID信号影响所述多个半导体芯片之中的第二半导体芯片的第二芯片ID信号的产生。
3.如技术方案1所述的半导体装置，其中，当经由所述半导体芯片的芯片ID信号而将对应的半导体芯片确定成主芯片时，所述芯片使能信号发生单元从外部接收所述时钟使能信号。
4.如技术方案1所述的半导体装置，其中，所述芯片使能信号发生单元在所述多个半导体芯片之中的两个或更多个半导体芯片具有相同的芯片ID信号时输出所述时钟使能信号作为对应的半导体芯片的芯片使能信号，以及在其它的情况下输出所述传送时钟使能信号作为对应的半导体芯片的芯片使能信号。
5.如技术方案4所述的半导体装置，其中，所述芯片使能信号发生单元在初始设定成作为主芯片来操作的半导体芯片的芯片ID信号与其它半导体芯片的芯片ID信号中的一个或更多个相同时输出所述时钟使能信号作为对应的半导体芯片的芯片使能信号，以及在其它的情况下输出所述传送时钟使能信号作为对应的半导体芯片的芯片使能信号。
6.如技术方案1所述的半导体装置，其中，所述时钟使能信号仅被提供至所述多个半导体芯片之中的初始设定成作为主芯片来操作的半导体芯片。
7.如技术方案1所述的半导体装置，其中，所述电耦接单元包括多个穿通芯片通孔。
8.一种半导体装置，包括经由电耦接单元而耦接的多个半导体芯片，
其中，每个半导体芯片包括：
芯片功能确定单元，所述芯片功能确定单元被配置成：经由所述半导体芯片的芯片ID信号来确定所述半导体芯片是否作为主芯片来操作；
发送单元，所述发送单元被配置成：根据所述芯片功能确定单元的确定结果，经由输入端子来接收时钟使能信号，并且在输出端子处形成传送时钟使能信号；
错误检测单元，所述错误检测单元被配置成：检测是否两个或更多个半导体芯片作为所述主芯片来操作；
MUX单元，所述MUX单元被配置成：接收所述传送时钟使能信号或者接收所述时钟使能信号，并且选择性地输出接收的信号；以及
接收单元，所述接收单元被配置成：输出所述MUX单元的输出作为芯片使能信号，以及
其中，经由所述发送单元接收所述时钟使能信号的半导体芯片与其它半导体芯片共用接收的所述时钟使能信号作为所述传送时钟使能信号。
9.如技术方案8所述的半导体装置，其中，当根据所述芯片功能确定单元的确定结果而将对应的半导体芯片确定为所述主芯片时，所述发送单元经由所述输入端子接收所述时钟使能信号。
10.如技术方案8所述的半导体装置，其中，所述错误检测单元在初始设定成作为所述主芯片来操作的半导体芯片的芯片ID信号与其它半导体芯片的芯片ID信号不同时产生处于第一电平的选择信号，以及在初始设定成作为所述主芯片来操作的半导体芯片的芯片ID信号与其它半导体芯片的芯片ID信号中的一个或更多个相同时产生处于第二电平的所述选择信号。
11.如技术方案10所述的半导体装置，其中，所述MUX单元在所述选择信号处于所述第一电平时选择并输出所述传送时钟使能信号，以及在所述选择信号处于所述第二电平时选择并输出所述时钟使能信号。
12.如技术方案8所述的半导体装置，其中，所述时钟使能信号仅被提供至所述多个半导体芯片之中的初始设定为所述主芯片来操作的半导体芯片。
13.如技术方案8所述的半导体装置，其中，所述电耦接单元包括多个穿通芯片通孔。
14.一种半导体系统，包括：
控制器；以及
第一半导体芯片和第二半导体芯片，所述第一半导体芯片和所述第二半导体芯片经由穿通芯片通孔而电耦接，
其中，所述第一半导体芯片和所述第二半导体芯片中的每个包括：
芯片功能确定单元，所述芯片功能确定单元被配置成：经由芯片ID信号来确定对应的半导体芯片是否作为主芯片来操作；
发送单元，所述发送单元被配置成：根据所述芯片功能确定单元的确定结果，经由输入端子来接收时钟使能信号，并且在输出端子处形成传送时钟使能信号；
错误检测单元，所述错误检测单元被配置成：检测所述第一半导体芯片和所述第二半导体芯片的芯片ID信号中是否发生错误；
MUX单元，所述MUX单元被配置成：选择并输出所述传送时钟使能信号和所述时钟使能信号中的任何一个；以及
接收单元，所述接收单元被配置成输出所述MUX单元的输出作为芯片使能信号，
其中，经由所述发送单元接收所述时钟使能信号的半导体芯片与其它半导体芯片共用接收的所述时钟使能信号作为所述传送时钟使能信号，以及
所述控制器将所述时钟使能信号提供至所述第一半导体芯片和所述第二半导体芯片之中的初始设定成作为所述主芯片来操作的半导体芯片。
15.如技术方案14所述的半导体系统，其中，当根据所述芯片功能确定单元的确定结果而将对应的半导体芯片确定成所述主芯片时，所述发送单元连接所述输入端子和所述输出端子。
16.如技术方案14所述的半导体系统，其中，所述错误检测单元在所述第一半导体芯片和所述第二半导体芯片的芯片ID信号彼此不同时产生处于第一电平的选择信号，以及在所述第一半导体芯片和所述第二半导体芯片的芯片ID信号彼此相同时产生处于第二电平的所述选择信号。
17.如技术方案16所述的半导体系统，其中，所述MUX单元在所述选择信号处于所述第一电平时选择并输出所述传送时钟使能信号，以及在所述选择信号处于所述第二电平时选择并输出所述时钟使能信号。
18.一种包括多个半导体芯片的系统，其中，每个半导体芯片包括：
芯片ID信号发生单元，所述芯片ID信号发生单元被配置成产生芯片ID信号以识别每个半导体芯片；以及
芯片使能信号发生单元，所述芯片使能信号发生单元被配置成：响应于所述芯片ID信号而产生芯片使能信号，以及接收时钟使能信号以输出作为传送时钟使能信号。
19.如技术方案18所述的系统，其中，当所述半导体芯片中的一个被确定成主芯片时，所述芯片使能信号发生单元接收所述时钟使能信号并且输出所述传送时钟使能信号。
20.如技术方案18所述的系统，其中，所述芯片使能信号发生单元被配置成响应于所述芯片ID信号而确定是否接收所述时钟使能信号。

Claims (10)

1.一种半导体装置，包括经由电耦接单元而耦接的多个半导体芯片，
其中，每个半导体芯片包括：
芯片ID信号发生单元，所述芯片ID信号发生单元被配置成产生芯片ID信号；以及
芯片使能信号发生单元，所述芯片使能信号发生单元被配置成响应于所述芯片ID信号而接收时钟使能信号，
其中，所述半导体芯片中的接收所述时钟使能信号的一个半导体芯片与其它半导体芯片共用接收的所述时钟使能信号作为传送时钟使能信号，以及
所述芯片使能信号发生单元检测所述多个半导体芯片的芯片ID信号中是否发生错误、选择所述传送时钟使能信号和所述时钟使能信号中的任何一个、以及输出选中的信号作为芯片使能信号。
2.如权利要求1所述的半导体装置，其中，所述多个半导体芯片之中的第一半导体芯片的第一芯片ID信号影响所述多个半导体芯片之中的第二半导体芯片的第二芯片ID信号的产生。
3.如权利要求1所述的半导体装置，其中，当经由所述半导体芯片的芯片ID信号而将对应的半导体芯片确定成主芯片时，所述芯片使能信号发生单元从外部接收所述时钟使能信号。
4.如权利要求1所述的半导体装置，其中，所述芯片使能信号发生单元在所述多个半导体芯片之中的两个或更多个半导体芯片具有相同的芯片ID信号时输出所述时钟使能信号作为对应的半导体芯片的芯片使能信号，以及在其它的情况下输出所述传送时钟使能信号作为对应的半导体芯片的芯片使能信号。
5.如权利要求4所述的半导体装置，其中，所述芯片使能信号发生单元在初始设定成作为主芯片来操作的半导体芯片的芯片ID信号与其它半导体芯片的芯片ID信号中的一个或更多个相同时输出所述时钟使能信号作为对应的半导体芯片的芯片使能信号，以及在其它的情况下输出所述传送时钟使能信号作为对应的半导体芯片的芯片使能信号。
6.如权利要求1所述的半导体装置，其中，所述时钟使能信号仅被提供至所述多个半导体芯片之中的初始设定成作为主芯片来操作的半导体芯片。
7.如权利要求1所述的半导体装置，其中，所述电耦接单元包括多个穿通芯片通孔。
8.一种半导体装置，包括经由电耦接单元而耦接的多个半导体芯片，
其中，每个半导体芯片包括：
芯片功能确定单元，所述芯片功能确定单元被配置成：经由所述半导体芯片的芯片ID信号来确定所述半导体芯片是否作为主芯片来操作；
发送单元，所述发送单元被配置成：根据所述芯片功能确定单元的确定结果，经由输入端子来接收时钟使能信号，并且在输出端子处形成传送时钟使能信号；
错误检测单元，所述错误检测单元被配置成：检测是否两个或更多个半导体芯片作为所述主芯片来操作；
MUX单元，所述MUX单元被配置成：接收所述传送时钟使能信号或者接收所述时钟使能信号，并且选择性地输出接收的信号；以及
接收单元，所述接收单元被配置成：输出所述MUX单元的输出作为芯片使能信号，以及
其中，经由所述发送单元接收所述时钟使能信号的半导体芯片与其它半导体芯片共用接收的所述时钟使能信号作为所述传送时钟使能信号。
9.如权利要求8所述的半导体装置，其中，当根据所述芯片功能确定单元的确定结果而将对应的半导体芯片确定为所述主芯片时，所述发送单元经由所述输入端子接收所述时钟使能信号。
10.如权利要求8所述的半导体装置，其中，所述错误检测单元在初始设定成作为所述主芯片来操作的半导体芯片的芯片ID信号与其它半导体芯片的芯片ID信号不同时产生处于第一电平的选择信号，以及在初始设定成作为所述主芯片来操作的半导体芯片的芯片ID信号与其它半导体芯片的芯片ID信号中的一个或更多个相同时产生处于第二电平的所述选择信号。
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