CN104201105A - 一种支持晶圆级芯片尺寸封装的半导体器件的制造方法 - Google Patents

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Abstract

一种支持晶圆级芯片尺寸封装的半导体器件的制造方法，该方法包括以下步骤：利用沟槽掩模对晶圆衬底上的外延层进行侵蚀而形成多个栅极沟槽，并注入掺杂剂分别形成源区和基区；利用接触孔掩模，对层间介质进行侵蚀形成接触沟槽，并对接触沟槽进行填充形成沟槽插塞；利用漏区掩模，对层间介质进行侵蚀形成一個与漏极连接的槽；利用金属掩模进行金属侵蚀，形成金属垫层和连线。本发明的制造方法，使器件的栅极、源极和漏极都在同一个表面，使半导体器件可支持晶圆级芯片尺寸封装，从而减少封装成本和时间。

Description

一种支持晶圆级芯片尺寸封装的半导体器件的制造方法
技术领域
本发明涉及一种半导体器件的制造方法，尤其涉及一种支持晶圆级芯片尺寸封装(wafer level chip scale package；WLCSP)的半导体器件的制造方法。
背景技术
现有技术中，半导体的封装大多数是将芯片附在导线框架上，然后利用铜线或金线以打线的方式把芯片与导线框架相接合，之后用塑料胶囊把芯片和引线封装，封装好的芯片便可以被使用在不同的电路上。但是，因为每粒芯片都必须单独处理，所以封装通常是一个昂贵和费时的过程。此外，因为封装后的器件面积比封装前的芯片的面积要大。因此会占用更多电路板的面积。而随着消费电子产品的尺寸日渐缩小，电路板的面积变得愈来愈珍贵，在这个背景下，晶圆级芯片尺寸封装(wafer level chip scale package;WLCSP)变得愈来愈受关注。因为晶圆级芯片尺寸封装的封装尺寸比其他封装方法更小，而且在制程和成本上也具有优势。
晶圆级芯片尺寸封装在实行上也具有特定的问题，尤其是当遇上一个“垂直”器件时，例如沟槽型功率金属氧化物半导体场效应晶体管(Trench power MOSFET)，沟槽型功率金属氧化物半导体场效应晶体管的栅极和源极在芯片的一面，而该表面的对面则具有漏极。换句话说，它的栅极、源极和漏极并不在同一个表面。而要采用晶圆级芯片尺寸封装，器件的栅极、源极和漏极必须在同一个表面。
为了解决现有技术存在的不足，本发明介绍了一种半导体器件的制造方法，在不影响器件的质量和可靠性下，使器件的栅极、源极和漏极都在同一个表面，使其支持晶圆级芯片尺寸封装，从而减少封装成本和时间，并减少封装后的器件面积。
发明内容
为了解决现有技术存在的不足，本发明提供一种支持晶圆级芯片尺寸封装的半导体器件的制造方法，在不影响器件的质量和可靠性下，使器件的栅极、源极和漏极都在同一个表面，使半导体器件支持晶圆级芯片尺寸封装，从而减少封装成本和时间。
为了实现上述目的，根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法，包括以下步骤：
1)  利用沟槽掩模对晶圆衬底上的外延层进行侵蚀而形成多个栅极沟槽，并注入掺杂剂分别形成源区和基区；
2)  利用接触孔掩模，对层间介质进行侵蚀形成接触沟槽，并对接触沟槽进行填充形成沟槽插塞；
3)  利用漏区掩模，对层间介质进行侵蚀形成一個与漏极连接的槽；
4)  利用金属掩模进行金属侵蚀，形成金属垫层和连线。
其中，所述步骤1) 进一步包括以下步骤：
A. 利用沟槽掩模将暴露的第一氧化层蚀刻掉；
B. 将外延层开出沟槽，然后去掉氧化层；
C. 对沟槽进行牺牲性处理，并填充沟槽，形成栅极沟槽；
D. 注入P型掺杂物形成基区，并采用退火作业将P型基区推进扩散到外延层中；
E. 将N型掺杂剂注入P型基区形成源区，并采用退火作业将N型源区推进扩散到P型基区中。
其中，所述步骤2) 进一步包括以下步骤：
A. 在最顶层形成层间介质，并利用接触孔掩模形成接触沟槽；
B. 对所述接触沟槽进行填充形成沟槽插塞。
其中，所述步骤3) 进一步包括以下步骤：
A. 在层间介质上积淀一层光刻涂层，并利用漏区掩模形成图案暴露出层间介质；
B. 将暴露出的层间介质干蚀掉，暴露出外延层；
C. 对暴露出的外延层进行浸蚀以形成漏极槽。
其中，所述步骤4）是：在层间介质上先沉积一层铝铜合金，然后再利用金属掩模进行金属侵蚀，形成金属垫层和连线。
本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法，使半导体功率器件的栅极、源极和漏极都在同一个表面，使其支持晶圆级芯片尺寸封装，从而减少半导体功率器件封装成本和时间，并减少封装后的器件面积。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的起始物料的示意图；
图2为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中沉积的第一氧化层示意图；
图3为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中放置沟槽掩模并利用沟槽掩模蚀刻第一氧化层和N外延层以形成沟槽示意图；
图4为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中形成的栅极氧化层示和在沟槽中沉积多晶硅的示意图；
图5为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中利用基区掩模注入P型掺杂剂,形成的基区示意图；
图6为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中利用源区掩模注入N型掺杂剂,形成源区的示意图；
图7为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中利用接触孔掩模而型成的接触孔示意图；
图8为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中利用光刻涂层而型成的漏极槽示意图；
图9为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中利用金属掩模进行金属侵蚀，形成金属垫层和连线。然后，在铝铜合金上形成钝化保护层示意图；
图10为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中在钝化保护层的开口处放上锡球的示意图；
具体实施方法
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
图1为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的起始物料的示意图，图2为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中沉积的第一氧化层示意图，如图1和2所示，N外延层置于晶圆的N衬底上方。然后，在N外延层的上面采用积淀或热生长的方式形成第一氧化层(氧化物硬光罩)。
图3为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中放置沟槽掩模并利用沟槽掩模蚀刻第一氧化层和N外延层以形成沟槽示意图，如图3所示，在第一氧化层上积淀一层光刻涂层，然后通过沟槽掩模形成图案暴露出第一氧化层的一些部分，对暴露出的第一氧化层、部分外延层进行蚀刻形成多个沟槽。
图4为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中形成的栅极氧化层示和在沟槽中沉积多晶硅的示意图，如图4所示，清除掉光刻涂层和第一氧化层，然后对沟槽表面进行牺牲氧化处理以消除在开槽过程中被等离子破坏的硅层。并通过热生长的方式，在沟槽暴露着的侧壁和底部，以及外延层的上表面形成一层薄的栅极氧化层；接着在沟槽中沉积一层已掺杂的多晶硅(含有掺杂剂的多晶硅)，以填充沟槽并覆盖顶面，然后，对多晶硅层进行化学机械抛光，形成栅极沟槽。
图5为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中利用基区掩模注入P型掺杂剂,形成的基区示意图，如图5所示，在栅极氧化层上面放置基区掩模，并向外延层注入P型掺杂剂，形成P型基区；通过退火处理，使P型基区推进扩散到外延层中。P型基区的深度依赖于多种因素，决定于所采用的掺杂剂的类型、注入时的能量、浓度以及退火时间等。通过调整这些因素来实现所需的浓度和深度。
图6为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中利用源区掩模注入N型掺杂剂,形成源区的示意图，如图6所示，在退火处理后，清除掉基区掩模暴露出栅极氧化层；之后，在栅极氧化层上面放置源区掩模，并向外延层注入N型掺杂剂，形成N型源区。在该处理过程中，注入的N型掺杂剂通过退火作业被推进扩散到外延层形成N型源区。N型源区的深度依赖于多种因素，决定于所采用的掺杂剂的类型、注入时的能量、浓度以及退火时间等。通过调整这些因素来实现所需的浓度和深度。
图7为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中利用接触孔掩模而型成的接触孔示意图，如图7所示，在栅极氧化层上面放置沉积硼磷玻璃和二氧化硅形成层间介质，通过接触孔掩模，对层间介质进行浸蚀以形成接触沟槽；然后对含有掺杂剂的外延层进行浸蚀，使接触沟槽更深地穿过源区进入到P型基区。
图8为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中利用光刻涂层而型成的漏极槽示意图，如图8所示,去除接触孔掩模，并放置一层新的光刻涂层；然后，通过漏区沟槽掩模形成图案暴露出层间介质，对暴露出的层间介质进行浸蚀，暴露出N外延层；然后，对暴露出的N外延层进行浸蚀以形成漏极槽，漏极槽必须穿过N外延层而进入到N衬底而且漏极槽的开口直径必須不少于30微米；然后，向漏极槽的底部注入磷或砷或其它N型掺杂物，以减低漏极沟槽和N衬底之间的电阻值。
图9为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中利用金属掩模进行金属侵蚀，形成金属垫层和连线。然后，在铝铜合金上形成钝化保护层示意图，如图9所示，去掉光刻涂层，并对接触沟槽进行钛/氮化钛和钨的填充，形成沟槽插塞；然后，在顶层积淀铝铜合金，利用金属掩模进行金属侵蚀，形成金属垫层和连线；最后，利用钝化层掩模对钝化层进行侵蚀，从而在芯片表面形成开口以放置锡球或其他导电物质的球。
图10为根据本发明的支持晶圆级芯片尺寸封装的半导体器件的制造方法中在钝化保护层的开口处放上锡球的示意图，如图10所示，漏极和源极都在芯片的同一面上。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，本发明不排它地涉及用于制造半导体器件(例如，MOS器件或绝缘栅双极晶体管(IGBT)类型的器件或双极结型晶体管(BJT)类型的器件或双极二极管或肖特基二极管）的工艺及对应的器件。本发明的实施例是以N型通道沟槽型半导体功率器件作出說明，不排它地涉及P型通道半导体功率器件的制造，主要不同是掺杂物的类型。尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种支持晶圆级芯片尺寸封装的半导体器件的制造方法，该方法包括以下步骤：
利用沟槽掩模对晶圆衬底上的外延层进行侵蚀而形成多个栅极沟槽，并注入掺杂剂分别形成源区和基区；
利用接触孔掩模，对层间介质进行侵蚀形成接触沟槽，并对接触沟槽进行填充形成沟槽插塞；
利用漏区掩模，对层间介质进行侵蚀形成一個与漏极连接的槽；
利用金属掩模进行金属侵蚀，形成金属垫层和连线。
2.根据权利要求1所述的制造方法，其特征在于，所述步骤1) 进一步包括以下步骤：
利用沟槽掩模将暴露的第一氧化层蚀刻掉；
将外延层开出沟槽，然后去掉氧化层；
对沟槽进行牺牲性处理，并填充沟槽，形成栅极沟槽；
注入P型掺杂物形成基区，并采用退火作业将P型基区推进扩散到外延层中；
将N型掺杂剂注入P型基区形成源区，并采用退火作业将N型源区推进扩散到P型基区中。
3.根据权利要求1所述的制备方法，其特征在于，所述步骤2) 进一步包括以下步骤：
在最顶层形成层间介质，并利用接触孔掩模形成接触沟槽；
对所述接触沟槽进行填充形成沟槽插塞。
4.根据权利要求1所述的制备方法，其特征在于，所述步骤3) 进一步包括以下步骤：
在层间介质上积淀一层光刻涂层，并利用漏区掩模形成图案暴露出层间介质；
将暴露出的层间介质干蚀掉，暴露出外延层；
对暴露出的外延层进行浸蚀以形成漏极槽。
5.根据权利要求4所述的制备方法，其特征在于，所述步骤C进一步包括以下步骤：
对外延层进行浸蚀以形成开口直径不少于 30微米的漏极槽；
漏极槽穿过外延层而进入到衬底部分；
对所述漏极槽的底部注入磷或砷或其它N型掺杂物。
6.根据权利要求1所述的制备方法，其特征在于，所述步骤4）是：在层间介质上先沉积一层铝铜合金，然后再利用金属掩模进行金属侵蚀，形成金属垫层和连线。
7.根据权利要求2所述的制备方法，其特征在于，所述步骤C，进一步包括以下步骤：
对所述沟槽进行牺牲性氧化；
通过热生长的方式，在所述沟槽暴露着的侧壁和底部以及外延层上表面形成一层薄的栅极氧化层；
在所述沟槽中沉积含有掺杂剂的多晶硅形成一层多晶硅层，以填充沟槽并覆盖沟槽顶面，并对所述多晶硅层进行化学机械抛光。
8.根据权利要求3所述的制备方法，其特征在于，所述步驟A，进一步包括以下步骤：
在最顶层沉积硼磷玻璃和无掺杂二氧化硅形成层间介质；
通过接触孔掩模，对所述层间介质进行浸蚀，以形成接触沟槽；
对N型源区进行侵蚀，使接触沟槽穿过N型源区进入到P型基区。
9.根据权利要求8所述的制备方法，其特征在于，所述步骤c）中对N型源区进行侵蚀包括侵蚀掉终端区的全部N型源区和部份栅极沟槽。
10.根据权利要求3所述的制备方法，其特征在于，所述步骤B，进一步包括以下步骤：对所述接触沟槽进行干蚀后在所述接触沟槽侧壁、底部沉积一层钛/氮化钛层，再对所述接触沟槽进行钨填充以形成沟槽插塞，并对所述接触沟槽表层进行侵蚀，去除所述层间介质顶层的钛/氮化钛和钨。
11.根据权利要求1-10任一项所述的制备方法，其特征在于，还包括，在所述晶圆衬底下面沉积一层金属的步骤。
12.一种半导体功率器件，其特征在于，采用权利要求1-11任一项所述方法制备而成。
13.一种半导体功率器件，其特征在于，采用权利要求1-11任一项所述的方法制备而成的N通道沟槽型功率金属氧化半导体场效应管。
14.一种半导体功率器件，其特征在于，采用权利要求1-11任一项所述的方法制备而成的P通道沟槽型功率金属氧化半导体场效应管。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591452A (zh) * 2017-10-10 2018-01-16 无锡新洁能股份有限公司 一种晶圆级功率半导体器件及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130056821A1 (en) * 2011-09-01 2013-03-07 Super Group Semiconductor Co., Ltd. Trenched power semiconductor device and fabrication method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130056821A1 (en) * 2011-09-01 2013-03-07 Super Group Semiconductor Co., Ltd. Trenched power semiconductor device and fabrication method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107591452A (zh) * 2017-10-10 2018-01-16 无锡新洁能股份有限公司 一种晶圆级功率半导体器件及其制作方法
CN107591452B (zh) * 2017-10-10 2024-03-12 无锡新洁能股份有限公司 一种晶圆级功率半导体器件及其制作方法

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