CN104185027A - 一种基于fpga的编解码芯片的使能端的控制方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的编解码芯片的使能端的控制方法，包括如下步骤：(1)通过FPGA模块内部的时钟模块对外部输入信号进行监测并产生标志位；(2)由FPGA模块判断其产生的标志位从而实现对编解码芯片的使能端的控制，FPGA模块通过其控制信号输出口将控制信号传输给编解码芯片的使能端，当标志位显示无外部输入信号输入时，则控制在300ms内编解码芯片的使能端处接收到的信号是低电平，此时编解码芯片停止工作；当标志位显示有外部输入信号输入时，则控制编解码芯片的使能端处接收到的信号是高电平，此时编解码芯片正常工作。本发明优点：通过FPGA模块保证了对传输信号的有效控制，避免了编解码信号错乱现象。

Description

一种基于FPGA的编解码芯片的使能端的控制方法
技术领域
本发明涉及编解码芯片技术领域，尤其涉及的是一种基于FPGA的编解码芯片的使能端的控制方法。
背景技术
编解码器指的是一个能够对一个信号或者一个数据流进行变换的设备或者程序。这里指的变换既包括将信号或者数据流进行编码(通常是为了传输、存储或者加密)或者提取得到一个编码流的操作，也包括为了观察或者处理从这个编码流中恢复适合观察或操作的形式的操作。编解码器经常用在视频会议和流媒体等应用中，通常主要还是用在广电行业，作前端应用。
与编解码芯片连接的显示器，对外部输入信号进行监测，若未监测到外部输入信号，则输出内部信号。在时序有差异的两个时序信号之间切换会出现时钟信号的相位差异，而这种差异可能会导致编解码芯片的PLL锁相环会失锁，PLL锁相环一旦失锁，会导致编解码芯片的编解码错乱，必须将编解码芯片的POWERDOWN使能端复位重启才能正常工作，因此急需一种能有效地避免时序信号切换过程出现编解码芯片的编解码错乱现象的技术方案。
发明内容
本发明的目的在于克服现有技术的不足，提供了一种基于FPGA的编解码芯片的使能端的控制方法。
本发明是通过以下技术方案实现的：
一种基于FPGA的编解码芯片的使能端的控制方法，包括如下步骤：
(1)通过FPGA模块内部的时钟模块对外部输入信号进行监测并产生标志位；
(2)由FPGA模块判断其产生的标志位从而实现对编解码芯片的使能端的控制，其中FPGA模块的即控制信号输出口与编解码芯片的使能端相连接，FPGA模块通过其控制信号输出口将控制信号传输给编解码芯片的使能端，当标志位显示无外部输入信号输入时，则控制在300ms内编解码芯片的使能端处接收到的信号是低电平，此段期间内编解码芯片停止工作；当标志位显示有外部输入信号输入时，则控制编解码芯片的使能端处接收到的信号是高电平，此时编解码芯片正常工作。
作为上述技术方案的优选实施方式，所述步骤(2)中，所述FPGA模块根据其控制信号输出口初始化配置方式分为两种模式：
①当FPGA模块的控制信号输出口初始化配置为低电平时，FPGA模块的控制信号输出口直接与编解码芯片的使能端相连接，此时用时钟模块实现在前300ms内FPGA模块的控制信号输出口输出低电平，300ms后FPGA模块的控制信号输出口输出高电平；
②当FPGA模块的控制信号输出口初始化配置为高电平时，在FPGA模块的控制信号输出口与编解码芯片的使能端之间需增加一个反相器进行连接，用时钟模块实现在前300ms内FPGA模块的控制信号输出口输出高电平，300ms后FPGA模块的控制信号输出口输出低电平。
作为上述技术方案的优选实施方式，所述反相器为晶体管。
本发明相比现有技术具有以下优点：
本发明提供的一种基于FPGA的编解码芯片的使能端的控制方法，通过FPGA模块内部的时钟模块实现对外部输入信号的控制，利用时钟模块的时钟计数实现FPGA上电时内部各个信号供给的先后顺序，从而保证对传输信号的有效控制，进而控制编解码芯片的使能端的开启及关闭，有效避免了在信号切换过程中编解码芯片内部的锁相环失锁导致的编解码信号错乱现象，保证了编解码芯片的正常工作。且可用于任意编解码芯片的控制，同时保证信号传输的可靠性。
附图说明
图1是本发明的实施例一结构示意图。
图2是本发明的实施例一的FPGA模块的控制信号输出口输出电平时序图。
图3是本发明的实施例二结构示意图。
图4是本发明的实施例二的FPGA模块的控制信号输出口输出电平时序图
具体实施方式
下面对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。
实施例一
参见图1，本实施例提供的一种基于FPGA的编解码芯片的使能端的控制方法，包括如下步骤：
(1)通过FPGA模块内部的时钟模块对外部输入信号进行监测并产生标志位；
(2)由FPGA模块判断其产生的标志位从而实现对编解码芯片的使能端的控制，其中FPGA模块的控制信号输出口(即图1中IO口)与编解码芯片的使能端(即图1中的/POWERDOWN)相连接，FPGA模块通过其控制信号输出口将控制信号传输给编解码芯片的使能端，当标志位显示无外部输入信号输入时，则控制在300ms内编解码芯片的使能端处接收到的信号是低电平，此段期间内编解码芯片停止工作；当标志位显示有外部输入信号输入时，则控制编解码芯片的使能端处接收到的信号是高电平，此时编解码芯片正常工作。
其中，步骤(2)中，FPGA模块的控制信号输出口初始化配置为低电平，FPGA模块的控制信号输出口直接与编解码芯片的使能端相连接，此时用时钟模块实现在前300ms内FPGA模块的控制信号输出口输出低电平，编解码芯片的使能端处接收到的电平即为低电平，使编解码芯片的使能端复位，编解码芯片停止工作；300ms后FPGA模块的控制信号输出口输出高电平，编解码芯片的使能端处接收到的电平即为高电平，使编解码芯片的编解码功能开启，正常工作。其FPGA模块的控制信号输出口输出电平时序图如图2所示。
实施例二
参见图3，本实施例提供的一种基于FPGA的编解码芯片的使能端的控制方法，包括如下步骤：
(1)通过FPGA模块内部的时钟模块对外部输入信号进行监测并产生标志位；
(2)由FPGA模块判断其产生的标志位从而实现对编解码芯片的使能端的控制，其中FPGA模块的控制信号输出口(即图3中IO口)与编解码芯片的使能端(即图3中的/POWERDOWN)相连接，FPGA模块通过其控制信号输出口将控制信号传输给编解码芯片的使能端，当标志位显示无外部输入信号输入时，则控制在300ms内编解码芯片的使能端处接收到的信号是低电平，此段期间内编解码芯片停止工作；当标志位显示有外部输入信号输入时，则控制编解码芯片的使能端处接收到的信号是高电平，此时编解码芯片正常工作。
其中，步骤(2)中，FPGA模块的控制信号输出口初始化配置为高电平，在FPGA模块的控制信号输出口与编解码芯片的使能端之间需增加一个反相器(如晶体管)进行连接，用时钟模块实现在前300ms内FPGA模块的控制信号输出口输出高电平，通过反相器的反向作用，在这前300ms内到达编解码芯片的使能端的电平则为低电平，使编解码芯片停止工作；300ms后FPGA模块的控制信号输出口输出低电平，通过反相器的反向作用，300ms后到达编解码芯片的使能端的电平则为高电平，使编解码芯片正常工作。其FPGA模块的控制信号输出口输出电平时序图如图4所示。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.一种基于FPGA的编解码芯片的使能端的控制方法，其特征在于，包括如下步骤：
(1)通过FPGA模块内部的时钟模块对外部输入信号进行监测并产生标志位；
(2)由FPGA模块判断其产生的标志位从而实现对编解码芯片的使能端的控制，其中FPGA模块的控制信号输出口与编解码芯片的使能端相连接，FPGA模块通过其控制信号输出口将控制信号传输给编解码芯片的使能端，当标志位显示无外部输入信号输入时，则控制在300ms内编解码芯片的使能端处接收到的信号是低电平，此段期间内编解码芯片停止工作；当标志位显示有外部输入信号输入时，则控制编解码芯片的使能端处接收到的信号是高电平，此时编解码芯片正常工作。
2.如权利要求1所述的一种基于FPGA的编解码芯片的使能端的控制方法，其特征在于，所述步骤(2)中，所述FPGA模块根据其控制信号输出口初始化配置方式分为两种模式：
①当FPGA模块的控制信号输出口初始化配置为低电平时，FPGA模块的控制信号输出口直接与编解码芯片的使能端相连接，此时用时钟模块实现在前300ms内FPGA模块的控制信号输出口输出低电平，300ms后FPGA模块的控制信号输出口输出高电平；
②当FPGA模块的控制信号输出口初始化配置为高电平时，在FPGA模块的控制信号输出口与编解码芯片的使能端之间需增加一个反相器进行连接，用时钟模块实现在前300ms内FPGA模块的控制信号输出口输出高电平，300ms后FPGA模块的控制信号输出口输出低电平。
3.如权利要求2所述的一种基于FPGA的编解码芯片的使能端的控制方法，其特征在于，所述反相器为晶体管。
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