CN104184542B - 上行链路控制方法、系统及终端 - Google Patents

Abstract

本发明实施例涉及通信技术领域，公开了一种上行链路控制方法、系统和终端。其中该方法包括：第一数字信号处理器DSP接收待发送的上行数据帧和上行授权信息；所述第一DSP执行对所述上行数据帧的数据准备任务；所述第一DSP生成控制链表，并将所述控制链表发送至共享存储器；所述第二DSP从所述共享存储器获取所述控制链表，根据所述控制链表的指示执行对所述上行数据帧的数据指派任务。实施本发明实施例，可以简化了链路控制的复杂度，提高系统稳定性，降低对单DSP的主频要求，提高芯片稳定性。

Description

上行链路控制方法、系统及终端

技术领域

本发明涉及通信技术领域，具体涉及一种上行链路控制方法、系统及终端。

背景技术

LTE（Long Term Evolution，长期演进）是第3代合作伙伴计划（3rd GenerationPartnership Project，3GPP)主导的通用移动通信系统（Universal MobileTelecommunications System，UMTS)技术的演进技术，通俗上称为3.9G，被视作从3G向4G演进的主流技术。LTE系统不仅改善了小区边缘用户的性能，而且提高小区容量和降低系统延迟，与3G相比，具有高数据速率、分组传送、延迟降低、广域覆盖和向下兼容等技术优势。

在现有技术中的上行传输方案中，LTE物理层子系统需要物理层在1ms内完成上行链路帧内所有符号的处理和流程控制，而业界常用的设计思路是由单DSP（Digital SignalProcessor，数字处理器）进行处理，则单DSP需要负责上行链路特殊场景的判断、上行硬件IP（加速器）的控制、以及硬件IP的中断服务程序的处理等任务，并且物理层在发送SC-FDMA（Single carrier Frequency Division Multiple Access，单载波频分多址）符号时，通常都需记录并分析当前发送的SC-FDMA符号位置及发送的场景、功率的调整值等相关控制历史信息，单DSP的处理负荷很大。

综上所述，LTE终端设备利用单DSP进行物理层上行链路控制设计的方法，由于LTE数据业务比较大，链路控制复杂，中断响应较多，会引入功能任务间相互嵌套，导致系统稳定性较差，同时采用单DSP处理，对DSP的主频要求比较高，主频过高会带来芯片不稳定的问题。

发明内容

本发明实施例所要解决的技术问题是提供一种上行链路控制方法、系统及终端，用于现有技术中采用单DSP方案带来的上述问题。

本发明实施例提供一种上行链路控制方法，包括：

第一数字信号处理器DSP接收待发送的上行数据帧和上行授权信息；

所述第一DSP执行对所述上行数据帧的数据准备任务；

所述第一DSP生成控制链表，并将所述控制链表发送至共享存储器；

所述第二DSP从所述共享存储器获取所述控制链表，根据所述控制链表的指示执行对所述上行数据帧的数据指派任务。

相应的，本发明实施例还提供一种上行链路控制系统，所述系统包括共享存储器以及，

第一DSP，用于接收待发送的上行数据帧和上行授权信息；以及用于执行对所述上行数据帧的数据准备任务；以及用于生成控制链表，并将所述控制链表发送至所述共享存储器；

第二DSP，用于从所述共享存储器获取所述控制链表，根据所述控制链表的指示执行对所述上行数据帧的数据指派任务。

相应的，本发明实施例还提供一种终端，所述终端包括如上所述的上行链路控制系统。

本发明实施例中提供的上行链路控制方法和终端，通过使用两个DSP协同完成上行链路的控制任务，可以简化了链路控制的复杂度，提高系统稳定性，同时相比采用单DSP处理的方案，还可降低对单DSP的主频要求，提高芯片稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的上行链路控制方法的流程第一示意图；

图2是本发明实施例提供的上行链路控制方法的流程第二示意图；

图3是本发明实施例提供的上行链路控制方法的流程第三示意图；

图4是本发明实施例提供的上行链路控制方法的流程第四示意图；

图5是本发明实施例提供的上行链路控制系统的结构第一示意图；

图6是本发明实施例提供的上行链路控制系统的结构第二示意图；

图7是本发明实施例中傅里叶变换器的控制链表的示意图；

图8是本发明实施例中收发器的控制链表的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例中提供了一种上行链路控制方法、系统和终端，用于解决现有技术中单DSP进行上行链路控制所出现的问题。本发明的核心思想是采用主控DSP和辅控DSP协同工作，对上行链路控制任务进行划分，主控DSP和辅控DSP分别完成一部分任务，以下分别进行详细说明。

实施例一：

本发明提供一种上行链路控制方法，如图1所示，包括：

101、第一DSP接收待发送的上行数据帧和上行授权信息；

其中上行数据帧和上行授权信息可以是MCU（Micro Control Unit，微控制单元）以原语形式发送给第一DSP的；

102、上述第一DSP执行对上述上行数据帧的数据准备任务；

103、上述第一DSP生成控制链表，并将上述控制链表发送至共享存储器；

本实施例中，共享存储器为MCU、第一DSP、第二DSP等设备提供共享的数据存储空间；

104、上述第二DSP从上述共享存储器获取上述控制链表，根据上述控制链表的指示执行对上述上行数据帧的数据指派任务。

本实施例中采用了多DSP处理器，其中一个DSP可作为主控DSP（第一DSP），另一个可作为辅控DSP（第二DSP），通过对主控DSP和辅控DSP的功能划分，使主控DSP和辅控DSP共同完成上行链路的控制处理，简化了链路控制的复杂度，提高系统稳定性，同时相比采用单DSP处理的方案，还可降低对单DSP的主频要求，提高芯片稳定性。

具体地，如图2所示，上述102可包括：

102A、上述第一DSP将上述上行数据帧发送到物理上行信道编码模块的缓存空间；

需要说明的是，步骤102A在整个流程中的执行顺序并不是固定的，步骤102A还可以在步骤102B至102G之间的任意位置，本领域技术人员可以根据实际情况进行合适的安排，在此不予具体的限制；

102B、上述第一DSP对上述上行授权信息进行解析，提取物理上行信道的相关配置信息；

102C、上述第一DSP根据上述物理上行信道的相关配置信息进行场景分析，得到包括物理上行信道类型、信号类型、上述上行数据帧所包括的符号数的信息；

102D、上述第一DSP计算待发送的上述上行数据帧的发送功率；

第一DSP可根据3GPP TS36.213上行信道功率计算的处理流程计算上行数据帧的发送功率，得到的发送功率可以以接口参数的形式提供给射频驱动程序使用；

102E、上述第一DSP计算CQI（Channel Quality Indicator，信道质量指示符）的值和/或数据分组确认ACK的值，并根据上述信道类型，将上述CQI的值和/或ACK的值编码成为上述物理上行信道编码模块的UCI（Uplink Control information，上行控制信息）；

需要说明的是，步骤102D和步骤102E并无固定的先后关系，也可以在执行步骤102D之前执行步骤102E，本领域技术人员可以根据实际情况进行合适的安排，在此不予具体的限制；

102F、上述第一DSP计算上行链路所涉及的各硬件加速器参数，上述各硬件加速器参数包括：物理上行信道的硬件加速器参数、傅里叶变换器的硬件加速器参数以及收发器的硬件加速器参数；

102G、上述第一DSP发送启动命令至上述物理上行信道编码模块以使上述物理上行信道编码模块启动对上述物理上行信道的编码过程；

102H、上述第一DSP接收上述物理上行信道编码模块发送的第一中断信号，向上述第二DSP发送启动信号；上述第一中断信号是上述物理上行信道编码模块在完成上述编码过程后生成并向上述第一DSP发送的。

具体地，如图3所示，上述103可包括：

103A、上述第一DSP根据上述物理上行信道的硬件加速器参数、傅里叶变换器的硬件加速器参数以及收发器的硬件加速器参数生成用于指示上述第二DSP执行上述数据指派任务的控制链表；

103B、将上述控制链表发送到共享存储器。

由于本实施例中该共享存储器为第一DSP和第二DSP的公共存储空间，因此在控制链表被发送至共享存储器之后，第二DSP即可获取和调用该控制链表。

其中，优选地，该控制链表的格式如图7、8所示，链表的具体内容如下表所示：

上表中，DFTFFT表示傅里叶变换器，TXRX表示收发器。

其中图7所示的是第一DSP将傅里叶变换器的硬件加速器参数生成为控制链表的流程，图8所示的是第一DSP根据收发器的硬件加速器参数生成为控制链表的流程。

具体地，如图4所示，上述104可包括：

104A、上述第二DSP接收上述物理上行信道编码模块发送的第二中断信号，将上述物理上行信道编码模块在上述编码过程中输出的编码数据搬移到上述共享存储器以响应上述第二中断信号；上述第二中断信号是上述物理上行信道编码模块在启动上述编码过程之后生成并向上述第二DSP发送的；

104B、预置N=1；

104C、上述第二DSP接收并响应上述启动信号，根据上述控制链表中的傅里叶变换器的硬件参数配置并启动DMA（direct memory access，直接内存读取）模块以使上述DMA模块从上述物理上行信道编码模块的缓存空间中将第N个符号搬送到傅里叶变换器的缓存空间；

104D、上述第二DSP根据上述傅里叶变换器的硬件参数配置并启动傅里叶变换器以使上述傅里叶变换器对上述第N个符号进行离散傅里叶变换和快速傅立叶逆变换的计算；

104E、上述第二DSP根据上述控制链表中收发器的硬件参数将经过上述离散傅里叶变化和快速傅里叶逆变换的符号搬移到收发器的缓存空间；

104F、判断N是否大于或等于上述上行数据帧所包括的符号数，如果是，结束流程，否则，执行步骤104G；

当步骤104F的判断结果为是，则说明当前上行数据帧的全部符号均处理完毕，可结束对当前上行数据帧的处理流程，等到MCU发送下一个上行数据帧时，再重新从101开始执行流程以对下一个上行数据帧进行处理；

104G、N=N+1，执行上述步骤104C。

实施例二：

本发明还提供一种上行链路控制系统，如图5所示，该系统包括共享存储器100以及，

第一DSP200，用于接收待发送的上行数据帧和上行授权信息；以及用于执行对上述上行数据帧的数据准备任务；以及用于生成控制链表，并将上述控制链表发送至上述共享存储器；其中，第一DSP200接收到的上行数据帧和上行授权信息可以是MCU（图中未示出）以原语形式发送给第一DSP的；

第二DSP300，用于从上述共享存储器获取上述控制链表，根据上述控制链表的指示执行对上述上行数据帧的数据指派任务。

进一步地，如图6所示，该系统还可包括物理上行信道编码模块400、傅里叶变换器500和收发器600；

其中物理上行信道编码模块400可主要用于完成PUSCH（Physical Uplink SharedChannel，物理上行共享信道）、PUCCH（Physical Uplink Control Channel，物理上行控制信道）以及PRACH（Physical Random Access Channel，物理随机接入信道）等物理层上行信道编码的相关处理，其中PUSCH实现的是3GPP TS36.211、3GPP TS36.212中的上行共享信道的处理流程，PUCCH是承载上行控制信息，实现的是3GPP TS36.211中的上行控制信道的处理流程，PRACH实现的是3GPP TS36.211的物理随机接入信道的处理流程。

傅里叶变换器主要用于实现DFT（Discrete Fourier Transform，离散傅立叶变换）、IDFT（Inverse Discrete Fourier Transform，离散傅立叶反变换）、FFT（FastFourier Transform，快速傅立叶变换）以及IFFT（Inverse Fast Fourier Transform，快速傅立叶反变换）的运算功能。

收发器（TXRX，Transmitter and Receiver）主要用于完成TDD-LTE（时分双工LTE）和FDD-LTE（频分双工LTE）数字信号的收发功能。

具体地，第一DSP200可包括：

第一发送单元，用于将上述上行数据帧发送到物理上行信道编码模块400的缓存空间；

解析单元，用于对上述上行授权信息进行解析，提取物理上行信道的相关配置信息；

场景分析单元，用于根据上述物理上行信道的相关配置信息进行场景分析，得到包括物理上行信道类型、信号类型、上述上行数据帧所包括的符号数的信息；

功率计算单元，用于计算待发送的上述上行数据帧的发送功率；

上行控制信息计算和编码单元，用于计算信道质量指示符CQI（Channel QualityIndicator）的值和/或数据分组确认ACK（Acknowledgement）的值，并根据上述信道类型，将上述CQI的值和/或ACK的值编码成为上述物理上行信道编码模块的上行控制信息UCI（Uplink Control information）；

硬件加速器参数计算单元，用于计算上行链路所涉及的各硬件加速器参数，上述各硬件加速器参数包括：物理上行信道的硬件加速器参数、傅里叶变换器的硬件加速器参数以及收发器的硬件加速器参数；

第二发送单元，用于发送启动命令至上述物理上行信道编码模块以使上述物理上行信道编码模块启动对上述物理上行信道的编码过程；

第一接收单元，用于接收上述物理上行信道编码模块发送的第一中断信号，向上述第二DSP300发送启动信号；上述第一中断信号是上述物理上行信道编码模块在完成上述编码过程后生成并向上述第一DSP200发送的。

具体地，第一DSP200还包括：

控制链表生成单元，用于根据上述物理上行信道的硬件加速器参数、傅里叶变换器的硬件加速器参数以及收发器的硬件加速器参数生成用于指示上述第二DSP300执行上述数据指派任务的控制链表；

控制链表搬移单元，用于将上述控制链表生成单元生成的控制链表搬移到共享存储器。

由于本实施例中该共享存储器为第一DSP和第二DSP的公共存储空间，因此在控制链表被发送至共享存储器之后，第二DSP即可获取和调用该控制链表。

其中，优选地，该控制链表的格式如图7、8所示，链表的具体内容如下表所示：

其中图7所示的是控制链表生成单元根据傅里叶变换器的硬件加速器参数生成为控制链表的流程，图8所示的是控制链表生成单元根据收发器的硬件加速器参数生成为控制链表的流程。

具体地，第二DSP300可以包括：

第二接收单元，用于接收上述物理上行信道编码模块400发送的第二中断信号；

第一搬移单元，用于将上述物理上行信道编码模块400在上述编码过程中输出的编码数据搬移到上述共享存储器100以响应上述第二中断信号；上述第二中断信号是上述物理上行信道编码模块400在启动上述编码过程之后生成并向上述第二DSP发送的；

预置单元，用于预置N=1；

第三接收单元，用于接收上述启动信号；

第一启动单元，用于根据上述控制链表中的傅里叶变换器的硬件加速器参数配置并启动DMA模块（图中未示出）以使上述DMA模块从上述物理上行信道编码模块400的缓存空间中将第N个符号搬送到傅里叶变换器的缓存空间；

第二启动单元，用于根据上述傅里叶变换器的硬件加速器参数配置并启动傅里叶变换器以使上述傅里叶变换器对上述第N个符号进行离散傅里叶变换和快速傅立叶逆变换的计算；

第二搬移单元，用于根据上述收发器的硬件参数将经过上述离散傅里叶变化和快速傅里叶逆变换的符号搬移到收发器的缓存空间；

判断单元，用于判断N是否大于或等于上述上行数据帧所包括的符号数；

第三发送单元，用于当上述判断单元的判断结果为否，使N=N+1，并将N的值（加1后的值）和上述判断结果发送至第一启动单元以使第一启动单元将物理上行信道编码模块的缓存空间中将下一个符号搬送到傅里叶变换器的缓存空间。

当判断单元的判断结果为是，则说明当前上行数据帧的全部符号均处理完毕，可结束对当前上行数据帧的处理流程，等到MCU发送下一个上行数据帧时，再对下一个上行数据帧进行处理。

第二DSP执行的具体内容可参考图4及实施例一的描述。

需要说明的是，本实施例中，第一DSP可以是多核处理器（包括至少二个处理核心）的其中一个处理核心，第二DSP是多核处理器的另一个处理核心，当然第一DSP和第二DSP也可以分别是独立的两个处理器，在此不予具体的限制。

本实施例中采用了多DSP处理器，其中一个DSP可作为主控DSP（第一DSP），另一个可作为辅控DSP（第二DSP），通过对主控DSP和辅控DSP的功能划分，使主控DSP和辅控DSP共同完成上行链路的控制处理，简化了链路控制的复杂度，提高系统稳定性，同时相比采用单DSP处理的方案，还可降低对单DSP的主频要求，提高芯片稳定性。

实施例三：

本发明还提供一种终端，其中该终端可以包括如实施例二描述的上行链路控制系统，具体内容可参考实施例二的描述。

具体地，该终端可以是智能手机或其它合适的通信终端。

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：闪存盘、只读存储器（Read-Only Memory，ROM）、随机存取器（Random AccessMemory，RAM）、磁盘或光盘等。

以上对本发明实施例所提供的上行链路的控制方法、系统和终端进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种上行链路控制方法，其特征在于，包括：

第一数字信号处理器DSP接收待发送的上行数据帧和上行授权信息；

所述第一DSP执行对所述上行数据帧的数据准备任务；

所述第一DSP生成控制链表，并将所述控制链表发送至共享存储器；

第二DSP从所述共享存储器获取所述控制链表，根据所述控制链表的指示执行对所述上行数据帧的数据指派任务。

2.根据权利要求1所述的方法，其特征在于，所述第一DSP执行对所述上行数据帧的数据准备任务包括：

所述第一DSP将所述上行数据帧发送到物理上行信道编码模块的缓存空间；

所述第一DSP对所述上行授权信息进行解析，提取物理上行信道的相关配置信息；

所述第一DSP根据所述物理上行信道的相关配置信息进行场景分析，得到包括物理上行信道类型，或者还包括信号类型以及所述上行数据帧所包括的符号数中的任一项；

所述第一DSP计算待发送的所述上行数据帧的发送功率；

所述第一DSP计算信道质量指示符CQI的值和/或数据分组确认ACK的值，并根据所述信道类型，将所述CQI的值和/或ACK的值编码成为所述物理上行信道编码模块的上行控制信息UCI；

所述第一DSP计算上行链路所涉及的各硬件加速器参数，所述各硬件加速器参数包括：物理上行信道的硬件加速器参数、傅里叶变换器的硬件加速器参数以及收发器的硬件加速器参数；

所述第一DSP发送启动命令至所述物理上行信道编码模块以使所述物理上行信道编码模块启动对所述物理上行信道的编码过程；

所述第一DSP接收所述物理上行信道编码模块发送的第一中断信号，向所述第二DSP发送启动信号；所述第一中断信号是所述物理上行信道编码模块在完成所述编码过程后生成并向所述第一DSP发送的。

3.根据权利要求2所述的方法，其特征在于，所述第一DSP生成控制链表包括：

所述第一DSP根据所述物理上行信道的硬件加速器参数、傅里叶变换器的硬件加速器参数以及收发器的硬件加速器参数生成用于指示所述第二DSP执行所述数据指派任务的控制链表。

4.根据权利要求3所述的方法，其特征在于，所述从所述共享存储器获取所述控制链表，根据所述控制链表的指示执行上述数据帧的数据指派任务包括：

所述第二DSP接收所述物理上行信道编码模块发送的第二中断信号，将所述物理上行信道编码模块在所述编码过程中输出的编码数据搬移到所述共享存储器以响应所述第二中断信号；所述第二中断信号是所述物理上行信道编码模块在启动所述编码过程之后生成并向所述第二DSP发送的；

预置N＝1；

所述第二DSP接收并响应所述启动信号，根据所述控制链表中的傅里叶变换器的硬件参数配置并启动直接内存读取DMA模块以使所述DMA模块从所述物理上行信道编码模块的缓存空间中将第N个符号搬送到傅里叶变换器的缓存空间；

所述第二DSP根据所述傅里叶变换器的硬件参数配置并启动傅里叶变换器以使所述傅里叶变换器对所述第N个符号进行离散傅里叶变换和快速傅立叶逆变换的计算；

所述第二DSP根据所述收发器的硬件参数将经过所述离散傅里叶变换和快速傅里叶逆变换的符号搬移到收发器的缓存空间；

判断N是否大于或等于所述上行数据帧所包括的符号数，如果否，使N＝N+1，执行所述第二DSP响应所述启动信号，根据所述控制链表中的傅里叶变换器的硬件参数配置并启动直接内存读取DMA模块使所述DMA模块从所述物理上行信道编码模块的硬件接口缓存空间中将第N个符号搬送到傅里叶变换器的接口缓存空间的步骤。

5.一种上行链路控制系统，其特征在于，所述系统包括共享存储器以及，

第一DSP，用于接收待发送的上行数据帧和上行授权信息；以及用于执行对所述上行数据帧的数据准备任务；以及用于生成控制链表，并将所述控制链表发送至所述共享存储器；

第二DSP，用于从所述共享存储器获取所述控制链表，根据所述控制链表的指示执行对所述上行数据帧的数据指派任务。

6.根据权利要求5所述的系统，其特征在于，所述系统还包括：物理上行信道编码模块、傅里叶变换器和收发器；

所述第一DSP包括：

第一发送单元，用于将所述上行数据帧发送到物理上行信道编码模块的缓存空间；

解析单元，用于对所述上行授权信息进行解析，提取物理上行信道的相关配置信息；

场景分析单元，用于根据所述物理上行信道的相关配置信息进行场景分析，得到包括物理上行信道类型，或者还包括信号类型以及所述上行数据帧所包括的符号数中的任一项；

功率计算单元，用于计算待发送的所述上行数据帧的发送功率；

上行控制信息计算和编码单元，用于计算信道质量指示符CQI的值和/或数据分组确认ACK的值，并根据所述信道类型，将所述CQI的值和/或ACK的值编码成为所述物理上行信道编码模块的上行控制信息UCI；

硬件加速器参数计算单元，用于计算上行链路所涉及的各硬件加速器参数，所述各硬件加速器参数包括：物理上行信道的硬件加速器参数、傅里叶变换器的硬件加速器参数以及收发器的硬件加速器参数；

第二发送单元，用于发送启动命令至所述物理上行信道编码模块以使所述物理上行信道编码模块启动对所述物理上行信道的编码过程；

第一接收单元，用于接收所述物理上行信道编码模块发送的第一中断信号，向所述第二DSP发送启动信号；所述第一中断信号是所述物理上行信道编码模块在完成所述编码过程后生成并向所述第一DSP发送的。

7.根据权利要求6所述的系统，其特征在于，所述第一DSP还包括：

控制链表生成单元，用于根据所述物理上行信道的硬件加速器参数、傅里叶变换器的硬件加速器参数以及收发器的硬件加速器参数生成用于指示所述第二DSP执行所述数据指派任务的控制链表；

控制链表搬移单元，用于将所述控制链表生成单元生成的控制链表搬移到共享存储器。

8.根据权利要求7所述的系统，其特征在于，所述第二DSP包括：

第二接收单元，用于接收所述物理上行信道编码模块发送的第二中断信号；

第一搬移单元，用于将所述物理上行信道编码模块在所述编码过程中输出的编码数据搬移到所述共享存储器以响应所述第二中断信号；所述第二中断信号是所述物理上行信道编码模块在启动所述编码过程之后生成并向所述第二DSP发送的；

预置单元，用于预置N＝1；

第三接收单元，用于接收所述启动信号；

第一启动单元，用于根据所述控制链表中的傅里叶变换器的硬件加速器参数配置并启动直接内存读取DMA模块以使所述DMA模块从所述物理上行信道编码模块的缓存空间中将第N个符号搬送到傅里叶变换器的缓存空间；

第二启动单元，用于根据所述傅里叶变换器的硬件加速器参数配置并启动傅里叶变换器以使所述傅里叶变换器对所述第N个符号进行离散傅里叶变换和快速傅立叶逆变换的计算；

第二搬移单元，用于根据所述收发器的硬件参数将经过所述离散傅里叶变换和快速傅里叶逆变换的符号搬移到收发器的缓存空间；

判断单元，用于判断N是否大于或等于所述上行数据帧所包括的符号数；

第三发送单元，用于当所述判断单元的判断结果为否，使N＝N+1，并将N的值和所述判断结果发送至第一启动单元以使第一启动单元将物理上行信道编码模块的缓存空间中将下一个符号搬送到傅里叶变换器的缓存空间。

9.根据权利要求5-8任一项所述的系统，其特征在于，所述第一DSP为至少包括二个处理核心的处理器的其中一个处理核心，所述第二DSP为所述至少包括二个处理核心的处理器的另一个处理核心。

10.一种终端，其特征在于，所述终端包括如权利要求5-8任意一项所述的上行链路控制系统。