CN107239407B - 一种内存的无线访问方法和装置 - Google Patents

Abstract

本发明公开了一种内存的无线访问方法，其特征在于，包括：从处理器接收内存访问请求，所述内存访问请求包括待访问的内存地址；将所述内存访问请求存储于内存控制器的目标逻辑通道中；根据所述目标逻辑通道，以及所述内存控制器中的逻辑通道与物理通道的映射关系，确定所述目标逻辑通道对应的物理通道，其中，所述目标逻辑通道对应的物理通道为无线通道；根据所述内存地址，通过所述目标逻辑通道对应的物理通道，访问所述内存。基于无线的多通道I/O架构，可以灵活的将逻辑通道对应至少一条物理通道，实现内存访问，以提高内存访问的吞吐量。

Description

一种内存的无线访问方法和装置

技术领域

本发明涉及通信领域，尤其涉及一种内存的无线访问方法和装置。

背景技术

大数据时代的来临给当前的计算机系统带来了前所未有的挑战。随着云计算的兴起以及深度学习和数据挖掘等应用的流行，传统的有线片上互联和有线板上互联技术已经不能满足庞大的运算需求，众核处理器要求尽可能高的内存访问带宽。

传统的有线内存输入输出系统(Input/Output，I/O)在内存控制器和内存之间采用有线的多通道方式进行内存访问。该架构实现了众核系统带宽需求的多通道内存访问，缓解了中央处理器(Central Processing Unit，CPU)与内存之间的带宽瓶颈问题。

然而，有线的多通道I/O架构中的固定布线连接，在一定程度上限制了内存访问请求的吞吐量。

发明内容

本申请的目的是提供一种内存的无线访问方法和装置，以基于无线的多通道I/O架构提高内存访问的吞吐量。

第一方面，本申请提供一种内存的无线访问方法，包括：从处理器接收内存访问请求，所述内存访问请求包括待访问的内存地址；将所述内存访问请求存储于内存控制器的目标逻辑通道中；根据所述目标逻辑通道，以及所述内存控制器中的逻辑通道与物理通道的映射关系，确定所述目标逻辑通道对应的物理通道，其中，所述目标逻辑通道对应的物理通道为无线通道；根据所述内存地址，通过所述目标逻辑通道对应的物理通道，访问所述内存。

本方案基于无线的多通道I/O架构，可以灵活的将逻辑通道对应至少一条物理通道，实现内存访问，以提高内存访问的吞吐量。

另一方面，本申请基于无线的多通道I/O架构，避免了现有技术中有线的多通道I/O架构中有线通道与相邻的有线通道之间信号串扰现象，而导致能集成的有线通道数量受限的问题。

再一方面，本申请基于无线的多通道I/O架构，避免了现有技术中有线的多通道I/O架构中有线通道的布线复杂的问题。

结合第一方面，在第一方面的一种可能的实现方式中，所述方法还包括：确定所述内存控制器中的每个逻辑通道的服务速率，所述每个逻辑通道的服务速率用于指示所述每个逻辑通道单位时间内处理的内存访问请求的数量；根据所述内存控制器中的逻辑通道的服务速率，确定所述内存控制器中的逻辑通道与物理通道的映射关系。

结合第一方面及上述任一种可能的实现方式，在第一方面的一种可能的实现方式中，所述内存控制器中的逻辑通道的服务速率的配置使得所述内存控制器中的逻辑通道对所述内存访问的平均时延最小。

本方案可以通过内存控制器中的逻辑通道的服务速率，确定内存控制器中逻辑通道与物理通道的映射关系，可以实现各逻辑通道中的负载均衡，降低了内存访问请求的响应时延。

结合第一方面及上述任一种可能的实现方式，在第一方面的一种可能的实现方式中，根据公式

确定所述服务速率μ_i，其中，B表示所述内存控制器中各物理通道的物理带宽的总和，μ_i表示第i个逻辑通道中单位时间内处理内存访问请求的数量，N表示所述内存控制器中逻辑通道的总数，L_i表示第i个逻辑通道中的内存访问请求的平均长度，λ_i表示到达第i个逻辑通道中单位时间内的内存访问请求的数量。

结合第一方面及上述任一种可能的实现方式，在第一方面的一种可能的实现方式中，所述方法还包括：将所述内存访问请求，基于发送所述内存访问请求的处理单元的优先级，通过所述目标逻辑通道对应的物理通道，访问所述内存。

本方案可以基于发送内存访问请求的处理单元的优先级，将优先级较高的内存访问请求(即要求较短时延的内存访问请求)优先处理，在一定程度上缩短了内存访问请求的时延。

结合第一方面及上述任一种可能的实现方式，在第一方面的一种可能的实现方式中，所述将所述内存访问请求存储于内存控制器的目标逻辑通道中，包括：将所述内存访问请求存储于所述内存控制器中与所述待访问的内存地址对应的目标逻辑通道中。

第二方面，本申请提供一种内存的无线访问装置，所述装置包括用于执行第一方面中的方法的模块。

第三方面，本申请提供一种计算机可读存储介质，所述计算机可读存储介质用于存储内存的无线访问方法的程序代码，所述程序代码用于执行第一方面中的方法指令。

在某些实现方式中，上述处理单元可以指上述处理器中的处理单元，例如，众核层中的核(Core)。

在某些实现方式中，上述各逻辑通道的服务速率可以指各逻辑通道的当前服务速率或者各逻辑通道的最优服务速率。

本申请基于无线的多通道I/O架构，灵活的将逻辑通道映射到物理通道中，实现内存访问，以提高内存访问的吞吐量。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例的内存的无线访问方法的系统架构的示意图。

图2是本发明实施例的一种内存的无线访问方法的示意性流程图。

图3示出了本发明实施例的统计逻辑通道中内存访问请求的到达速率的方法的示意性原理图。

图4示出了本发明实施例的统计逻辑通道中内存访问请求的平均指令长度方法的示意性原理图。

图5示出了本发明实施例的统计逻辑通道中内存访问请求所需的服务速率的方法的示意性原理图。

图6是本发明实施例的内存的无线访问装置的示意性框图。

图7是本发明实施例的内存的无线访问装置的示意性框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本发明保护的范围。

为了便于理解，先对可能采用本发明实施例的内存的无线访问方法的系统架构进行简单的介绍。

图1是本发明实施例的内存的无线访问方法的系统架构的示意图。图1所示的系统架构可以为众核-共享内存3D集成片上架构，该片上架构包括众核层110以及内存堆叠层130，众核层110包括多个处理单元(例如核Core)以及内存控制器120，内存堆叠层130包括多个内存单元(例如内存块RAM Cluster)，众核层与内存堆叠层之间可以通过太赫兹天线进行无线通信。全局内存控制器主要用于调度各个处理单元的无线收发天线与各个内存单元的无线收发天线之间的无线链路的建立与拆卸，从而实现任意一个处理单元可以通过无线链路与任意一个内存单元之间访存数据的收发，重构性强，路由复杂度低，并且是点到点的数据传输，因此延时小。

图1所示的系统架构还可以为单板机框，该单板机框包括机架，该机架的上层机框110包括多个CPU，该机架的下层机框130包括多个内存条，通过各个CPU的无线收发机建立与各个内存条的无线收发机之间的无线链路，从而通过无线链路实现各个CPU与相应内存条之间访存数据的收发。

需要说明的是，本实施例的内存访问方法适用场景包括但不限于上述两种场景，上述两种适用场景仅为举例。

图2是本发明实施例的一种内存的无线访问方法的示意性流程图，图2所示的方法可以由内存控制器执行。该方法包括：

210，从处理器接收内存访问请求，所述内存访问请求包括待访问的内存地址。

具体地，上述内存访问请求携带待访问内存的物理地址，可以通过对该内存访问请求进行解析，获取待访问内存的内存地址。

220，将所述内存访问请求存储于内存控制器的目标逻辑通道中。

可选地，作为一个实施例，步骤220包括：将所述内存访问请求存储于所述内存控制器中与所述待访问的内存地址对应的目标逻辑通道中。

230，根据所述目标逻辑通道，以及所述内存控制器中的逻辑通道与物理通道的映射关系，确定所述目标逻辑通道对应的物理通道，其中，所述目标逻辑通道对应的物理通道为无线通道。

240，根据所述内存地址，通过所述目标逻辑通道对应的物理通道，访问所述内存。

应理解，上述无线通道可以通过太赫兹天线作为连接无线通道和内存的装置，本发明对上述连接无线通道和内存的装置不作具体限定。

本申请基于无线的多通道I/O架构，可以灵活的将逻辑通道对应至少一条物理通道，实现内存访问，以提高内存访问的吞吐量。

另一方面，本申请基于无线的多通道I/O架构，避免了现有技术中有线的多通道I/O架构中有线通道与相邻的有线通道之间信号串扰现象，而导致能集成的有线通道数量受限的问题。

再一方面，本申请基于无线的多通道I/O架构，避免了现有技术中有线的多通道I/O架构中有线通道的布线复杂的问题。

可选地，作为一个实施例，所述方法还包括：确定所述内存控制器中的每个逻辑通道的服务速率，所述每个逻辑通道的服务速率用于指示所述每个逻辑通道单位时间内处理的内存访问请求的数量；根据所述内存控制器中的逻辑通道的服务速率，确定所述内存控制器中的逻辑通道与物理通道的映射关系。

应理解，上述每个逻辑通道的服务速率可以指每个逻辑通道的当前服务速率或者每个逻辑通道的最优服务速率，本发明对此不作具体限定。

可选地，作为一个实施例，所述逻辑通道与物理通道的映射关系是根据所述逻辑通道中内存访问请求的服务速率确定的，所述内存访问请求的服务速率通过预存的负载均衡算法确定的，所述逻辑通道中内存请求的服务速率用于指示所述逻辑通道中单位时间内处理内存访问请求的数量。

可选地，作为一个实施例，所述内存控制器中的逻辑通道的服务速率的配置使得所述内存控制器中的逻辑通道对所述内存访问的平均时延最小。

具体地，当逻辑通道的服务速率较高，也就是说，在该逻辑通道中的内存访问请求所需的平均时延较短，此时，该逻辑通道可以对应较少的物理通道数量。当该逻辑通道对应的物理通道数量较少时，发送到该逻辑通道的内存访问请求数量也就越少，相应地，该逻辑通道为内存访问请求提供的服务速率也就越高。

同理，当逻辑通道的服务速率较低，也就是说，在该逻辑通道中的内存访问请求不需要较快响应，即平均时延可以较长，此时，该逻辑通道可以对应较多的物理通道数量。当该逻辑通道对应的物理通道数量较多时，发送到该逻辑通道的内存访问请求数量也就越多，相应地，该逻辑通道为内存访问请求提供的服务速率也就越低。

可选地，作为一个实施例，所述内存访问请求的服务速率通过公式

确定，其中，B表示所述内存控制器中各物理通道的物理带宽的总和，μ_i表示第i个逻辑通道中单位时间内对内存访问请求的服务速率，N表示所述内存控制器中逻辑通道的总数，L_i表示第i个逻辑通道中的内存访问请求的平均长度，λ_i表示第i个逻辑通道中单位时间内的内存访问请求的平均到达速率。

具体地，上述

可为目标函数：

约束条件：

的最优解，其中，

表示第i个逻辑通道中内存访问请求的平均时延，也就是说，上述最优化函数是在内存控制器中各物理通道的物理带宽的总和B一定的约束条件下，满足第i个逻辑通道中的内存访问请求的最大平均时延最小化的情况下，第i个逻辑通道需要为内存访问请求在单位时间内提供的服务速率μ_i。

上述第i个逻辑通道中的内存访问请求的平均时延

可以通过为每个逻辑通道建立单服务窗的排队模型(M/M/1)得到，其中，准备通过逻辑通道映射到物理通道中的内存访问请求数量，即到达服务台的参数为λ_i，(i＝0，1，2，3，…，N-1)的泊松分布，通过逻辑通道映射到物理通道中的内存访问请求数量，即服务服从参数为μ_i的负指数分布。

应理解，上述各物理通道的物理带宽的总和B，可以是系统的预设参数，该参数无需周期性更新；上述

为第0个逻辑通道至第N-1个逻辑通道中内存访问请求的平均指令长度，该参数可以周期性统计，并且该参数可以为上述第0个逻辑通道至第N-1个逻辑通道共享的参数。

图3示出了本发明实施例的统计逻辑通道中内存访问请求的到达速率的方法的示意性原理图。从图3中可以看出每个逻辑通道对应两个计时器，计时器1和计时器2，计时器1记录上一次内存访问请求的到达时间，计时器2记录本次内存访问请求的到达时间，并且把两次内存访问请求的到达时间的时间间隔存储在位移寄存器中。位移寄存器缓存内存访问请求的达时间的时间间隔，通过该时间间隔统计出内存访问请求的平均的到达时间的时间间隔，可以通过除法器对平均的到达时间的时间间隔进行平均和取倒数，得到内存访问请求的平均的到达速率λ_i。

图4示出了本发明实施例的统计逻辑通道中内存访问请求的平均指令长度方法的示意性原理图，内存访问请求的指令长度l_i可以通过位移寄存器缓存，各逻辑通道中内存访问请求的平均指令长度L_i通过加法器和除法器电路求出。

图5示出了本发明实施例的统计逻辑通道中内存访问请求所需的服务速率的方法的示意性原理图，统计得到的各逻辑通道中内存访问请求的平均指令长度(L₁，L₂，…，L_N-1)和内存访问请求的平均到达速率(λ₁，λ₂，…，λ_N-1)，其中，N表示所述内存控制器中逻辑通道的总数。将各逻辑通道中内存访问请求的平均指令长度(L₁，L₂，…，L_N-1)和内存访问请求的平均到达速率(λ₁，λ₂，…，λ_N-1)，经过图5所示的运算求出各逻辑通道中内存访问请求所需的服务速率(μ₁，μ₂，…，μ_N-1)。可以通过各逻辑通道中内存访问请求所需的服务速率存(μ₁，μ₂，…，μ_N-1)和总物理带宽B，得到各逻辑通道所能分配到的物理通道的数目，以及逻辑通道和物理通道之间的映射关系。

应理解，每个内存访问周期中上述天线可以通过编址，建立逻辑通道与物理通道之间的新的映射关系。

可选地，作为一个实施例，所述方法还包括：将所述内存访问请求，基于发送所述内存访问请求的处理单元的优先级，通过所述目标逻辑通道对应的物理通道，访问所述内存。

上文结合图1至图5，详细的描述了本发明实施例的内存的无线访问方法，下面将结合图6和图7，详细的描述根据本发明实施例的内存的无线访问装置。应理解，图6和图7所示的装置能够实现图2中的各个步骤，为避免重复，此处不再详述。

图6是本发明实施例的内存的无线访问装置的示意性框图。图6所示的装置600包括接收模块610，存储模块620，第一确定模块630，第一访问模块640。

接收模块610，用于从处理器接收内存访问请求，所述内存访问请求包括待访问的内存地址；

存储模块620，用于将所述接收模块接收的所述内存访问请求存储于内存控制器的目标逻辑通道中；

第一确定模块630，用于根据所述存储模块对应的所述目标逻辑通道，以及所述内存控制器中的逻辑通道与物理通道的映射关系，确定所述目标逻辑通道对应的物理通道，其中，所述目标逻辑通道对应的物理通道为无线通道；

第一访问模块640，用于根据所述接收模块确定的所述内存地址，通过所述目标逻辑通道对应的物理通道，访问所述内存。

本申请基于无线的多通道I/O架构，可以灵活的将逻辑通道对应至少一条物理通道，实现内存访问，以提高内存访问的吞吐量。

另一方面，本申请基于无线的多通道I/O架构，避免了现有技术中有线的多通道I/O架构中有线通道与相邻的有线通道之间信号串扰现象，而导致能集成的有线通道数量受限的问题。

再一方面，本申请基于无线的多通道I/O架构，避免了现有技术中有线的多通道I/O架构中有线通道的布线复杂的问题。

图7是本发明实施例的内存的无线访问装置的示意性框图。图7所示的装置700包括：存储器710、处理器720、输入/输出接口730、通信接口740和总线系统750。其中，存储器710、处理器720、输入/输出接口730和通信接口740通过总线系统750相连，该存储器710用于存储指令，该处理器720用于执行该存储器720存储的指令，以控制输入/输出接口730接收输入的数据和信息，输出操作结果等数据，并控制通信接口740发送信号。

输入/输出接口730，用于从处理器接收内存访问请求，所述内存访问请求包括待访问的内存地址；

存储器710，用于将所述内存访问请求存储于内存控制器的目标逻辑通道中；

处理器720，用于根据所述目标逻辑通道，以及所述内存控制器中的逻辑通道与物理通道的映射关系，确定所述目标逻辑通道对应的物理通道，其中，所述目标逻辑通道对应的物理通道为无线通道；用于根据所述接收模块确定的所述内存地址，通过所述目标逻辑通道对应的物理通道，访问所述内存。

应理解，在本发明实施例中，该处理器720可以采用通用的中央处理器(CentralProcessing Unit，CPU)，微处理器，应用专用集成电路(Application SpecificIntegrated Circuit，ASIC)，或者一个或多个集成电路，用于执行相关程序，以实现本发明实施例所提供的技术方案。

还应理解，通信接口740使用例如但不限于收发器一类的收发装置，来实现移动终端700与其他设备或通信网络之间的通信。

该存储器710可以包括只读存储器和随机存取存储器，并向处理器720提供指令和数据。处理器720的一部分还可以包括非易失性随机存取存储器。例如，处理器720还可以存储设备类型的信息。

该总线系统750除包括数据总线之外，还可以包括电源总线、控制总线和状态信号总线等。但是为了清楚说明起见，在图中将各种总线都标为总线系统750。

在实现过程中，上述方法的各步骤可以通过处理器720中的硬件的集成逻辑电路或者软件形式的指令完成。结合本发明实施例所公开的内存的无线访问步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领域成熟的存储介质中。该存储介质位于存储器710，处理器720读取存储器710中的信息，结合其硬件完成上述方法的步骤。为避免重复，这里不再详细描述。

本申请基于无线的多通道I/O架构，可以灵活的将逻辑通道对应至少一条物理通道，实现内存访问，以提高内存访问的吞吐量。

另一方面，本申请基于无线的多通道I/O架构，避免了现有技术中有线的多通道I/O架构中有线通道与相邻的有线通道之间信号串扰现象，而导致能集成的有线通道数量受限的问题。

再一方面，本申请基于无线的多通道I/O架构，避免了现有技术中有线的多通道I/O架构中有线通道的布线复杂的问题。

本领域普通技术人员可以意识到，结合本文中所公开的实施例中描述的各方法步骤和单元，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各实施例的步骤及组成。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。本领域普通技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或步骤可以用硬件、处理器执行的软件程序，或者二者的结合来实施。软件程序可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可以对本发明的实施例进行各种等效的修改或替换，而这些修改或替换都应在本发明的涵盖范围内。

Claims (10)

1.一种内存的无线访问方法，其特征在于，包括：

从处理器接收内存访问请求，所述内存访问请求包括待访问的内存地址；

将所述内存访问请求存储于内存控制器的目标逻辑通道中；

确定所述内存控制器中的每个逻辑通道的服务速率，所述每个逻辑通道的服务速率用于指示所述每个逻辑通道单位时间内处理的内存访问请求的数量；

根据所述内存控制器中的逻辑通道的服务速率，确定所述内存控制器中的逻辑通道与物理通道的映射关系；

根据所述目标逻辑通道，以及所述内存控制器中的逻辑通道与物理通道的映射关系，确定所述目标逻辑通道对应的物理通道，其中，所述目标逻辑通道对应的物理通道为无线通道；

根据所述内存地址，通过所述目标逻辑通道对应的物理通道，访问所述内存。

2.如权利要求1所述的方法，其特征在于，所述内存控制器中的逻辑通道的服务速率的配置使得所述内存控制器中的逻辑通道对所述内存访问的平均时延最小。

3.如权利要求2所述的方法，其特征在于，根据公式

确定所述服务速率μ_i，其中，B表示所述内存控制器中各物理通道的物理带宽的总和，μ_i表示第i个逻辑通道中单位时间内处理内存访问请求的数量，N表示所述内存控制器中逻辑通道的总数，L_i表示第i个逻辑通道中的内存访问请求的平均长度，λ_i表示到达第i个逻辑通道中单位时间内的内存访问请求的数量。

4.如权利要求1-3中任一项所述的方法，其特征在于，所述方法还包括：

将所述内存访问请求，基于发送所述内存访问请求的处理单元的优先级，通过所述目标逻辑通道对应的物理通道，访问所述内存。

5.如权利要求1-3中任一项所述的方法，其特征在于，所述将所述内存访问请求存储于内存控制器的目标逻辑通道中，包括：

将所述内存访问请求存储于所述内存控制器中与所述待访问的内存地址对应的目标逻辑通道中。

6.一种内存的无线访问装置，其特征在于，包括：

接收模块，用于从处理器接收内存访问请求，所述内存访问请求包括待访问的内存地址；

存储模块，用于将所述接收模块接收的所述内存访问请求存储于内存控制器的目标逻辑通道中；

第二确定模块，用于确定所述内存控制器中的每个逻辑通道的服务速率，所述每个逻辑通道的服务速率用于指示所述每个逻辑通道单位时间内处理的内存访问请求的数量；

第三确定模块，用于根据所述内存控制器中的逻辑通道的服务速率，确定所述内存控制器中的逻辑通道与物理通道的映射关系；

第一确定模块，用于根据所述存储模块对应的所述目标逻辑通道，以及所述内存控制器中的逻辑通道与物理通道的映射关系，确定所述目标逻辑通道对应的物理通道，其中，所述目标逻辑通道对应的物理通道为无线通道；

第一访问模块，用于根据所述接收模块确定的所述内存地址，通过所述目标逻辑通道对应的物理通道，访问所述内存。

7.如权利要求6所述的装置，其特征在于，所述内存控制器中的逻辑通道的服务速率的配置使得所述内存控制器中的逻辑通道对所述内存访问的平均时延最小。

8.如权利要求7所述的装置，其特征在于，根据公式

确定所述服务速率μ_i，其中，B表示所述内存控制器中各物理通道的物理带宽的总和，μ_i表示第i个逻辑通道中单位时间内处理内存访问请求的数量，N表示所述内存控制器中逻辑通道的总数，L_i表示第i个逻辑通道中的内存访问请求的平均长度，λ_i表示到达第i个逻辑通道中单位时间内的内存访问请求的数量。

9.如权利要求6-8中任一项所述的装置，其特征在于，所述装置还包括：

第二访问模块，用于将所述内存访问请求，基于发送所述内存访问请求的处理单元的优先级，通过所述目标逻辑通道对应的物理通道，访问所述内存。

10.如权利要求6-8中任一项所述的装置，其特征在于，所述存储模块具体用于：

将所述内存访问请求存储于所述内存控制器中与所述待访问的内存地址对应的目标逻辑通道中。

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