CN104143541A - 打线结构 - Google Patents

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Abstract

一种打线结构，其包括：相邻的第一焊垫与第二焊垫；相邻的第一接垫与第二接垫，通过将第一焊线跨越第二焊线，并将第四焊线跨越第三焊线（或将第三焊线跨越第四焊线），且使第一焊线的后端部的夹角大于该第二焊线的后端部的夹角，该第四焊线的后端部的夹角大于该第三焊线的后端部的夹角（或第三焊线的后端部的夹角大于该第四焊线的后端部的夹角）。由此，本发明能降低各焊线的电性信号彼此之间的噪声干扰，以减少插入损失、近端串音及远程串音，进而提升该打线结构的运作效能。

Description

打线结构
技术领域
本发明涉及一种打线结构，特别是指一种能降低各焊线间的噪声干扰的打线结构。
背景技术
在半导体产业中，打线技术被广泛地使用在芯片或基板等承载件上，其通常通过多条焊线电性连接该芯片上的焊垫与该基板上的接垫。而随着电子产品的需求效能愈来愈高，各焊线的电性信号彼此之间的噪声干扰也愈来愈多，因此如何使该电性信号保持高效率且不失真已成为重要的研究课题。
图1为绘示现有技术的打线结构1的俯视示意图。如图所示，打线结构1至少包括载体10、第一焊垫111、第二焊垫112、第三焊垫113、第四焊垫114、第一接垫121、第二接垫122、第三接垫123、第四接垫124、第一焊线131、第二焊线132、第三焊线133以及第四焊线134。
该第一焊垫111至该第四焊垫114与该第一接垫121至该第四接垫124位于该载体10上，且该第一焊垫111至该第四焊垫114分别通过该第一焊线131至第四焊线134而依序电性连接该第一接垫121至该第四接垫124。
上述打线结构的缺点，在于各焊线的电性信号彼此之间容易因串音及耦合现象而增加噪声干扰，以致提高各焊线的插入损失、近端(near end)串音(crosstalk)及远程(far end)串音，因而降低各焊线的电性信号的接收能力及该打线结构的运作效能。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明的主要目的为提供一种打线结构，能降低各焊线的电性信号彼此之间的噪声干扰，以减少插入损失、近端串音及远程串音，进而提升该打线结构的运作效能。
本发明的打线结构，其包括：相邻的第一焊垫与第二焊垫；相邻的第一接垫与第二接垫；第一焊线，其具有分别电性连接该第一焊垫与该第二接垫的第一前端部及第一后端部；第二焊线，其具有分别电性连接该第二焊垫与该第一接垫的第二前端部及第二后端部，其中，该第一焊线跨越该第二焊线，且该第一焊线的第一后端部与该第二接垫的上表面的第一夹角大于该第二焊线的第二后端部与该第一接垫的上表面的第二夹角；相邻的第三焊垫与第四焊垫，该第一焊垫至该第四焊垫为依序排列；相邻的第三接垫与第四接垫，该第一接垫至该第四接垫为依序排列；第三焊线，其具有分别电性连接该第三焊垫与该第四接垫的第三前端部及第三后端部；以及第四焊线，其具有分别电性连接该第四焊垫与该第三接垫的第四前端部及第四后端部，其中，该第四焊线跨越该第三焊线，且该第四焊线的第四后端部与该第三接垫的上表面的第四夹角大于该第三焊线的第三后端部与该第四接垫的上表面的第三夹角。
本发明还提供另一种打线结构，其包括：相邻的第一焊垫与第二焊垫；相邻的第一接垫与第二接垫；第一焊线，其具有分别电性连接该第一焊垫与该第二接垫的第一前端部及第一后端部；第二焊线，其具有分别电性连接该第二焊垫与该第一接垫的第二前端部及第二后端部，其中，该第一焊线跨越该第二焊线，且该第一焊线的第一后端部与该第二接垫的上表面的第一夹角大于该第二焊线的第二后端部与该第一接垫的上表面的第二夹角；相邻的第三焊垫与第四焊垫，该第一焊垫至该第四焊垫为依序排列；相邻的第三接垫与第四接垫，该第一接垫至该第四接垫为依序排列；第三焊线，其具有分别电性连接该第三焊垫与该第四接垫的第三前端部及第三后端部；以及第四焊线，其具有分别电性连接该第四焊垫与该第三接垫的第四前端部及第四后端部，其中，该第三焊线跨越该第四焊线，且该第三焊线的第三后端部与该第四接垫的上表面的第三夹角大于该第四焊线的第四后端部与该第三接垫的上表面的第四夹角。
由上可知，本发明的打线结构主要通过将第一焊线跨越第二焊线，并将第四焊线跨越第三焊线(或将第三焊线跨越第四焊线)，且使第一焊线的后端部的夹角大于该第二焊线的后端部的夹角，该第四焊线的后端部的夹角大于该第三焊线的后端部的夹角(或第三焊线的后端部的夹角大于该第四焊线的后端部的夹角)。由此，本发明能降低各焊线的电性信号彼此之间的噪声干扰，以减少各焊线的插入损失、近端串音及远程串音，进而提升各焊线的电性信号的接收能力及该打线结构的运作效能。
附图说明
图1为绘示现有技术的打线结构的俯视示意图；
图2为绘示本发明的打线结构的第一实施例的立体示意图；
图3A为由图2的侧面方向绘示本发明的打线结构的第一焊线、第二焊线与载体等的侧视示意图；
图3B为由图2的侧面方向绘示本发明的打线结构的第三焊线、第四焊线与载体等的侧视示意图；
图4为绘示本发明的打线结构的第二实施例的立体示意图；
图5A为由图4的侧面方向绘示本发明的打线结构的第一焊线、第二焊线与载体等的侧视示意图；
图5B为由图4的侧面方向绘示本发明的打线结构的第三焊线、第四焊线与载体等的侧视示意图；
图6为绘示本发明与现有技术的打线结构的插入损失的比较曲线示意图；
图7A为绘示本发明与现有技术的打线结构的近端串音的比较曲线示意图；以及
图7B为绘示本发明与现有技术的打线结构的远程串音的比较曲线示意图。
符号说明
1、2、2'         打线结构
10、20           载体
111、211        第一焊垫
112、212        第二焊垫
113、213        第三焊垫
114、214        第四焊垫
121、221        第一接垫
122、222        第二接垫
123、223        第三接垫
124、224        第四接垫
131、231        第一焊线
132、232        第二焊线
133、233        第三焊线
134、234        第四焊线
211a、213a、221a、222a、223a、224a  上表面
231a            第一前端部
231b            第一后端部
232a            第二前端部
232b            第二后端部
233a            第三前端部
233b            第三后端部
234a            第四前端部
234b            第四后端部
24              侧面方向
251a、251b      插入损失
252a、252b      近端串音
253a、253b      远程串音
1             第一夹角
2             第二夹角
3             第三夹角
4             第四夹角
5             第五夹角
6             第六夹角。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
同时，本说明书中所引用的如“上”、“一”、“第一”、“第二”、“表面”、“前端部”及“后端部”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2为绘示本发明的打线结构2的第一实施例的立体示意图，图3A为由图2的侧面方向24绘示本发明的打线结构2的第一焊线231、第二焊线232与载体20等的侧视示意图，图3B为由图2的侧面方向24绘示本发明的打线结构2的第三焊线233、第四焊线234与载体20等的侧视示意图。
如图2与图3A至图3B所示，该打线结构2至少包括：相邻的第一焊垫211与第二焊垫212、相邻的第一接垫221与第二接垫222、第一焊线231、第二焊线232、相邻的第三焊垫213与第四焊垫214、相邻的第三接垫223与第四接垫224、第三焊线233以及第四焊线234。
该第一焊垫211与该第二焊垫212靠近该第三焊垫213与该第四焊垫214，且该第一焊垫211至该第四焊垫214依序排成至少一列(如一列或二列)。该第一接垫221与该第二接垫222靠近该第三接垫223与该第四接垫224，且该第一接垫221至该第四接垫224另依序排成至少一列(如一列或二列)。
该第一焊线231具有分别电性连接该第一焊垫211与该第二接垫222的第一前端部231a及第一后端部231b，该第二焊线232具有分别电性连接该第二焊垫212与该第一接垫221的第二前端部232a及第二后端部232b。该第一焊线231跨越且未接触该第二焊线232，该第一焊线231的第一后端部231b与该第二接垫222的上表面222a的第一夹角1大于该第二焊线232的第二后端部232b与该第一接垫221的上表面221a的第二夹角2。
该第三焊线233具有分别电性连接该第三焊垫213与该第四接垫224的第三前端部233a及第三后端部233b，该第四焊线234具有分别电性连接该第四焊垫214与该第三接垫223的第四前端部234a及第四后端部234b。该第四焊线234跨越且未接触该第三焊线233，该第四焊线234的第四后端部234b与该第三接垫223的上表面223a的第四夹角4大于该第三焊线233的第三后端部233b与该第四接垫224的上表面224a的第三夹角3。
该第一焊线231的第一前端部231a与该第一焊垫211的上表面211a的第五夹角5大于该第一夹角1及该第二夹角2，该第二焊线232的第二前端部232a与该第二焊垫212的上表面的夹角(图中未绘示)则可大约等于该第五夹角5。该第三焊线233的第三前端部233a与该第三焊垫213的上表面213a的第六夹角6大于该第三夹角3及该第四夹角4，该第四焊线234的第四前端部234a与该第四焊垫214的上表面的夹角(图中未绘示)则可大约等于该第六夹角6。
该第一夹角1及该第四夹角4可等于25至35度，例如30度；该第二夹角2及该第三夹角3可等于10至20度，例如15度；该第五夹角5及该第六夹角6可等于55至65度，例如60度。
在本实施例中，该打线结构2可包括载体20，该第一焊垫211至该第四焊垫214与该第一接垫221至该第四接垫224位于该载体20上。该载体20可为芯片或基板等承载件，但不以此为限。
此外，在其它实施例中，该打线结构2也可包括第一载体(如载体20)与第二载体(图中未绘示)，该第一焊垫211至该第四焊垫214可位于该第一载体上，该第一接垫221至该第四接垫224可位于该第二载体上。同时，该第一载体可为芯片与基板其中一者，该第二载体可为该芯片与该基板其中另一者，但不以此为限。
图4为绘示本发明的打线结构2'的第二实施例的立体示意图，图5A为由图4的侧面方向24绘示本发明的打线结构2'的第一焊线231、第二焊线232与载体20等的侧视示意图，图5B为由图4的侧面方向24绘示本发明的打线结构2'的第三焊线233、第四焊线234与载体20等的侧视示意图。
第二实施例的打线结构2'与上述第一实施例的打线结构2大致相同，其主要差异如下：
在图4与图5A至图5B所示的第二实施例中，该第三焊线233跨越且未接触该第四焊线234，该第三焊线233的第三后端部233b与该第四接垫224的上表面224a的第三夹角3大于该第四焊线234的第四后端部234b与该第三接垫223的上表面223a的第四夹角4。该第三夹角3可等于25至35度，例如30度；该第四夹角4可等于10至20度，例如15度。
图6为绘示本发明与现有技术的打线结构的插入损失的比较曲线示意图。如图所示，经实际测量结果，当频率为0.0022151GHz时，本发明的插入损失251a与现有技术的插入损失251b均为-0.037925dB。
但是，当频率上升至10GHz时，本发明的插入损失251a为-0.87017dB，而现有技术的插入损失251b则为-1.2663dB，表示相比于现有技术图1的打线结构1，本发明图2的打线结构2或图4的打线结构2'可产生较低的插入损失。
关于本发明的插入损失251a与现有技术的插入损失251b的量测方法，兹举例说明如下：
如本发明图2所示，可于第一焊垫211与第二焊垫212之间建立第一测量端(图中未绘示)，并于第一接垫221与第二接垫222之间建立第二测量端(图中未绘示)。接着，自该第一测量端输入电性信号(如1伏特的电压)，使该电性信号经由第一焊线231与第二焊线232传输至该第二测量端，再加以量测该第二测量端的电性信号，即可利用算法或公式计算出图6的插入损失251a。
同理，如现有技术图1所示，可于第一焊垫111与第二焊垫112之间建立第一测量端(图中未绘示)，并于第一接垫121与第二接垫122之间建立第二测量端(图中未绘示)。接着，自该第一测量端输入电性信号(如1伏特的电压)，使该电性信号经由第一焊线131与第二焊线132传输至该第二测量端，再加以量测该第二测量端的电性信号，即可利用算法或公式计算出图6的插入损失251b。
图7A为绘示本发明与现有技术的打线结构的近端串音的比较曲线示意图。如图所示，经实际测量结果，当频率为0.028992GHz时，本发明的近端串音252a与现有技术的近端串音252b均为-98.105dB。
但是，当频率上升至10GHz时，本发明的近端串音252a为-49.301dB，而现有技术的近端串音252b则为-38.083dB，表示相比于现有技术图1的打线结构1，本发明图2的打线结构2或图4的打线结构2'可产生较低的近端串音。
关于本发明的近端串音252a与现有技术的近端串音252b的量测方法，兹举例说明如下：
如本发明图2所示，可于第一焊垫211与第二焊垫212之间建立第一测量端，并于第三焊垫213与第四焊垫214之间建立第三测量端(图中未绘示)。接着，自该第一测量端输入电性信号(如1伏特的电压)，再加以量测该第三测量端的电性信号，即可利用算法或公式计算出图7A的近端串音252a。
同理，如现有技术图1所示，可于第一焊垫111与第二焊垫112之间建立第一测量端，并于第三焊垫113与第四焊垫114之间建立第三测量端(图中未绘示)。接着，自该第一测量端输入电性信号(如1伏特的电压)，再加以量测该第三测量端的电性信号，即可利用算法或公式计算出图7A的近端串音252b。
图7B为绘示本发明与现有技术的打线结构的远程串音的比较曲线示意图。如图所示，经实际测量结果，当频率为0.010406GHz时，本发明的远程串音253a与现有技术的远程串音253b均为-110.15dB。
但是，当频率上升至10GHz时，本发明的远程串音253a为-54.882dB，而现有技术的远程串音253b则为-41.734dB，表示相比于现有技术图1的打线结构1，本发明图2的打线结构2或图4的打线结构2'可产生较低的远程串音。
关于本发明的远程串音253a与现有技术的远程串音253b的量测方法，兹举例说明如下：
如本发明图2所示，可于第一焊垫211与第二焊垫212之间建立第一测量端，并于第三接垫223与第四接垫224之间建立第四测量端(图中未绘示)。接着，自该第一测量端输入电性信号(如1伏特的电压)，再加以量测该第四测量端的电性信号，即可利用算法或公式计算出图7B的远程串音253a。
同理，如现有技术图1所示，可于第一焊垫111与第二焊垫112之间建立第一测量端，并于第三接垫123与第四接垫124之间建立第四测量端(图中未绘示)。接着，自该第一测量端输入电性信号(如1伏特的电压)，再加以量测该第四测量端的电性信号，即可利用算法或公式计算出图7B的远程串音253b。
由上可知，本发明的打线结构主要通过将第一焊线跨越第二焊线，并将第四焊线跨越第三焊线(或将第三焊线跨越第四焊线)，且使该第一焊线的后端部的夹角大于该第二焊线的后端部的夹角，该第四焊线的后端部的夹角大于该第三焊线的后端部的夹角(或第三焊线的后端部的夹角大于该第四焊线的后端部的夹角)。由此，本发明能降低各焊线的电性信号彼此之间的噪声干扰，以减少各焊线的插入损失、近端串音及远程串音，进而提升各焊线的电性信号的接收能力及该打线结构的运作效能。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (14)

1.一种打线结构，其包括：
相邻的第一焊垫与第二焊垫；
相邻的第一接垫与第二接垫；
第一焊线，其具有分别电性连接该第一焊垫与该第二接垫的第一前端部及第一后端部；
第二焊线，其具有分别电性连接该第二焊垫与该第一接垫的第二前端部及第二后端部，其中，该第一焊线跨越该第二焊线，且该第一焊线的第一后端部与该第二接垫的上表面的第一夹角大于该第二焊线的第二后端部与该第一接垫的上表面的第二夹角；
相邻的第三焊垫与第四焊垫，该第一焊垫至该第四焊垫为依序排列；
相邻的第三接垫与第四接垫，该第一接垫至该第四接垫为依序排列；
第三焊线，其具有分别电性连接该第三焊垫与该第四接垫的第三前端部及第三后端部；以及
第四焊线，其具有分别电性连接该第四焊垫与该第三接垫的第四前端部及第四后端部，其中，该第四焊线跨越该第三焊线，且该第四焊线的第四后端部与该第三接垫的上表面的第四夹角大于该第三焊线的第三后端部与该第四接垫的上表面的第三夹角。
2.根据权利要求1所述的打线结构，其特征在于，该第一焊线的第一前端部与该第一焊垫的上表面的第五夹角大于该第一夹角及该第二夹角，该第三焊线的第三前端部与该第三焊垫的上表面的第六夹角大于该第三夹角及该第四夹角。
3.根据权利要求2所述的打线结构，其特征在于，该第一夹角及该第四夹角等于25至35度，该第二夹角及该第三夹角等于10至20度，该第五夹角及该第六夹角等于55至65度。
4.根据权利要求1所述的打线结构，其特征在于，该第一焊垫与该第二焊垫靠近该第三焊垫与该第四焊垫，且该第一焊垫至该第四焊垫排成至少一列，该第一接垫与该第二接垫靠近该第三接垫与该第四接垫，且该第一接垫至该第四接垫另排成至少一列。
5.根据权利要求1所述的打线结构，其特征在于，该打线结构还包括载体，该第一焊垫至该第四焊垫与该第一接垫至该第四接垫位于该载体上。
6.根据权利要求1所述的打线结构，其特征在于，该打线结构还包括第一载体与第二载体，该第一焊垫至该第四焊垫位于该第一载体上，该第一接垫至该第四接垫位于该第二载体上。
7.根据权利要求6所述的打线结构，其特征在于，该第一载体为芯片与基板其中一者，该第二载体为该芯片与该基板其中另一者。
8.一种打线结构，其包括：
相邻的第一焊垫与第二焊垫；
相邻的第一接垫与第二接垫；
第一焊线，其具有分别电性连接该第一焊垫与该第二接垫的第一前端部及第一后端部；
第二焊线，其具有分别电性连接该第二焊垫与该第一接垫的第二前端部及第二后端部，其中，该第一焊线跨越该第二焊线，且该第一焊线的第一后端部与该第二接垫的上表面的第一夹角大于该第二焊线的第二后端部与该第一接垫的上表面的第二夹角；
相邻的第三焊垫与第四焊垫，该第一焊垫至该第四焊垫为依序排列；
相邻的第三接垫与第四接垫，该第一接垫至该第四接垫为依序排列；
第三焊线，其具有分别电性连接该第三焊垫与该第四接垫的第三前端部及第三后端部；以及
第四焊线，其具有分别电性连接该第四焊垫与该第三接垫的第四前端部及第四后端部，其中，该第三焊线跨越该第四焊线，且该第三焊线的第三后端部与该第四接垫的上表面的第三夹角大于该第四焊线的第四后端部与该第三接垫的上表面的第四夹角。
9.根据权利要求8所述的打线结构，其特征在于，该第一焊线的第一前端部与该第一焊垫的上表面的第五夹角大于该第一夹角及该第二夹角，该第三焊线的第三前端部与该第三焊垫的上表面的第六夹角大于该第三夹角及该第四夹角。
10.根据权利要求9所述的打线结构，其特征在于，该第一夹角及该第三夹角等于25至35度，该第二夹角及该第四夹角等于10至20度，该第五夹角及该第六夹角等于55至65度。
11.根据权利要求8所述的打线结构，其特征在于，该第一焊垫与该第二焊垫靠近该第三焊垫与该第四焊垫，且该第一焊垫至该第四焊垫排成至少一列，该第一接垫与该第二接垫靠近该第三接垫与该第四接垫，且该第一接垫至该第四接垫另排成至少一列。
12.根据权利要求8所述的打线结构，其特征在于，该打线结构还包括载体，该第一焊垫至该第四焊垫与该第一接垫至该第四接垫位于该载体上。
13.根据权利要求8所述的打线结构，其特征在于，该打线结构还包括第一载体与第二载体，该第一焊垫至该第四焊垫位于该第一载体上，该第一接垫至该第四接垫位于该第二载体上。
14.根据权利要求13所述的打线结构，其特征在于，该第一载体为芯片与基板其中一者，该第二载体为该芯片与该基板其中另一者。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107123636A (zh) * 2016-02-25 2017-09-01 瑞昱半导体股份有限公司 集成电路装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0276940A2 (en) * 1987-01-30 1988-08-03 Hitachi, Ltd. Semiconductor chip having external terminals connected to corresponding leads by wires
US6194774B1 (en) * 1999-03-10 2001-02-27 Samsung Electronics Co., Ltd. Inductor including bonding wires
WO2002019008A2 (en) * 2000-08-25 2002-03-07 Hrl Laboratories, Llc Optical fiber interconnections and a method for fabrication thereof
US20030122219A1 (en) * 2001-12-24 2003-07-03 Lg Electronics Inc. Inductor for radio communication module
US20070182026A1 (en) * 2006-02-09 2007-08-09 Kabushiki Kaisha Shinkawa Semiconductor device
CN101292349A (zh) * 2005-10-19 2008-10-22 Nxp股份有限公司 包括具有与接线耦接的电极的元件的器件
JP2012069571A (ja) * 2010-09-21 2012-04-05 Panasonic Corp 半導体集積回路装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1292834B1 (en) * 2000-06-20 2005-11-30 Nanonexus, Inc. Systems for testing integrated circuits
TW200933851A (en) * 2008-01-30 2009-08-01 Powertech Technology Inc COL semiconductor package
US20090261461A1 (en) * 2008-04-16 2009-10-22 Steven Sapp Semiconductor package with lead intrusions
TWI409927B (zh) * 2010-12-10 2013-09-21 Chipsip Technology Co Ltd 具載體之封裝結構

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0276940A2 (en) * 1987-01-30 1988-08-03 Hitachi, Ltd. Semiconductor chip having external terminals connected to corresponding leads by wires
US6194774B1 (en) * 1999-03-10 2001-02-27 Samsung Electronics Co., Ltd. Inductor including bonding wires
WO2002019008A2 (en) * 2000-08-25 2002-03-07 Hrl Laboratories, Llc Optical fiber interconnections and a method for fabrication thereof
US20030122219A1 (en) * 2001-12-24 2003-07-03 Lg Electronics Inc. Inductor for radio communication module
CN101292349A (zh) * 2005-10-19 2008-10-22 Nxp股份有限公司 包括具有与接线耦接的电极的元件的器件
US20070182026A1 (en) * 2006-02-09 2007-08-09 Kabushiki Kaisha Shinkawa Semiconductor device
JP2012069571A (ja) * 2010-09-21 2012-04-05 Panasonic Corp 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107123636A (zh) * 2016-02-25 2017-09-01 瑞昱半导体股份有限公司 集成电路装置
CN107123636B (zh) * 2016-02-25 2020-01-10 瑞昱半导体股份有限公司 集成电路装置

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