CN104123234B - 内存访问方法及内存系统 - Google Patents

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Abstract

本发明实施例提供的一种内存访问方法及内存系统，内存控制器将访存指令、低位地址信号、第一片选信号和第一高位地址信号发给第一级缓冲芯片，并延迟第二高位地址信号，得到延迟地址信号，将延迟地址信号发送给第二级缓冲芯片，第一级缓冲芯片根据第一片选信号和第一高位地址信号选通目标第二级缓冲芯片，并将访存指令和低位地址信号发送给目标第二级缓冲芯片，目标第二级缓冲芯片根据延迟地址信号和第二片选信号确定目标内存模块，根据低位地址信号确定目标内存颗粒，根据访存指令从目标内存颗粒中获取目标数据，将目标数据返给内存控制器。本发明实施例将系统内存级联方式变为树状拓扑形式，避免协议转换问题，缩短内存访问时间，提高访存效率。

Description

内存访问方法及内存系统
技术领域
本发明实施例涉及通信技术，尤其涉及一种内存访问方法及内存系统。
背景技术
计算机的内存系统是影响体系结构和软件效能的主要因数之一，评价一个系统内存性能的主要指标有访问延迟、带宽和容量。目前，随着云计算、大数据的兴起，对数据访问容量的要求越来越高。
图1所示为现有的全缓冲双列直插式内存模块的结构示意图。如图1所示，全缓冲双列直插式内存模块（Full Buffer Dual Inline Memory Module，简称为FBDIMM）芯片通过在动态随机存储器（Dynamic Random-Access Memory，简称为DRAM）即内存模块的中间，增加高级内存缓冲芯片（Advanced Memory Buffer，简称为AMB），通过AMB与内存控制器连接，内存模块通过AMB与内存控制器进行数据交互，不再与内存控制器进行直接的数据交互。这种扩展系统内存的模式，通过AMB芯片实现了系统中内存模块之间的级联，增大了系统内存的访问容量。但是，由于AMB芯片之间采用串行方式连接，所以内存模块与内存模块之间的连接从传统的并行连接变成了串行连接，但是内存模块内部的内存颗粒之间仍然为并行连接，这样就需要AMB芯片将内存控制器发送的串行协议转换成双倍速率（DoubleData Rate，简称为DDR）访存指令，增加了访存的延迟时间，而且由于AMB芯片采用串行方式连接，使得对较远端的内存模块的访问延迟较大。
发明内容
本发明实施例提供一种内存访问方法及内存系统，用以解决访问现有扩展的内存系统时，存在访问延迟较大的问题，提高对内存系统的访存效率。
本发明实施例第一方面提供一种内存访问方法，包括：
内存控制器发送访存指令、低位地址信号、第一片选信号和第一高位地址信号给第一级缓冲芯片，并将第二高位地址信号进行延迟处理，得到延迟地址信号，将所述延迟地址信号发送给第二级缓冲芯片；其中，所述第一级缓冲芯片与所述第二级缓冲芯片级联，所述第二级缓冲芯片连接至少一个内存模块，所述内存模块包括至少一个内存颗粒；所述第一片选信号与所述第一高位地址信号用于标识所述第二缓冲芯片中的目标第二级缓冲芯片；所述低位地址信号用于标识目标内存模块中的目标内存颗粒；
所述第一级缓冲芯片根据预设的映射关系以及所述第一片选信号和所述第一高位地址信号向所述第二级缓冲芯片输出第二片选信号以选通所述目标第二级缓冲芯片，并将所述访存指令和所述低位地址信号发送给所述目标第二级缓冲芯片；其中，所述第二级缓冲芯片包括至少一个缓冲芯片，所述目标缓缓冲芯片为所述第二级缓冲芯片中被所述第二片选信号选通的缓冲芯片；
所述目标第二级缓冲芯片根据所述延迟地址信号和所述第二片选信号从所述内存模块中确定所述目标内存模块，并根据所述低位地址信号从所述目标内存模块中确定所述目标内存颗粒；所述延迟地址信号和所述第二片选信号用于标识所述内存模块中的所述目标内存模块；
所述目标第二级缓冲芯片根据所述访存指令从所述目标内存颗粒中获取目标数据，并通过所述第一级缓冲芯片将所述目标数据发送给所述内存控制器。
在第一方面的第一种可能的实现方式中，所述内存控制器将将第二高位地址信号进行延迟处理，得到延迟地址信号包括：
所述内存控制器根据所述第一级缓冲芯片的延迟参数对所述第二高位地址信号进行延迟处理，得到延迟地址信号。
结合第一方面或者第一方面的第一种可能实现方式，在第一方面的第二种可能的实现方式中，所述第一级缓冲芯片根据预设的映射关系以及所述第一片选信号和所述第一高位地址信号向所述第二级缓冲芯片输出第二片选信号以选通所述目标第二级缓冲芯片包括：
所述第一级缓冲芯片根据所述映射关系生成编码代码；
所述第一级缓冲芯片采用所述编码代码对所述第一片选信号和所述第一高位地址信号进行编码，获得所述第二片选信号；
所述第一级缓冲芯片向所述第二级缓冲芯片输出所述第二片选信号，以选通所述目标第二级缓冲芯片。
本发明实施例第二方面提供一种内存系统，包括：内存控制器、第一级缓冲芯片和至少一个第二级缓冲芯片，其中，所述内存控制器与所述第一级缓冲芯片和所述第二级缓冲芯片连接，所述第一级缓冲芯片与所述第二级缓冲芯片级联，所述第二级缓冲芯片连接内存模块，所述内存模块包括至少一个内存颗粒；
所述内存控制器，用于发送访存指令、低位地址信号、第一片选信号和第一高位地址信号给所述第一级缓冲芯片，并将第二高位地址信号进行延迟处理，得到延迟地址信号，将所述延迟地址信号发送给所述第二级缓冲芯片，接收所述第一级缓冲芯片返回的目标数据；所述第一片选信号与所述第一高位地址信号用于标识所述第二缓冲芯片中的目标第二级缓冲芯片；所述低位地址信号用于标识目标内存模块中的目标内存颗粒；
所述第一级缓冲芯片，用于接收所述访存指令、所述低位地址信号、所述第一片选信号和所述第一高位地址信号，根据预设的映射关系以及所述第一片选信号和所述第一高位地址信号向所述第二级缓冲芯片输出第二片选信号以选通所述目标第二级缓冲芯片，并将所述访存指令和所述低位地址信号发送给所述目标第二级缓冲芯片，以及接收所述目标第二级缓冲芯片返回的所述目标数据并将所述目标数据发送给所述内存控制器；其中，所述第二级缓冲芯片包括至少一个缓冲芯片，所述目标缓缓冲芯片为所述第二级缓冲芯片中被所述第二片选信号选通的缓冲芯片；
所述目标第二级缓冲芯片，用于接收所述访存指令、所述低位地址信号、所述延迟地址信号和所述第二片选信号，根据所述延迟地址信号和所述第二片选信号从所述内存模块中确定所述目标内存模块，并根据所述低位地址信号从所述目标内存模块中确定所述目标内存颗粒，以及根据所述访存指令从所述目标内存颗粒中获取目标数据，将所述目标数据发送给所述第一级缓冲芯片；所述延迟地址信号和所述第二片选信号用于标识所述内存模块中的所述目标内存模块。
在第二方面的第一种可能的实现方式中，所述内存控制器具体用于根据所述第一级缓冲芯片的延迟参数对所述第二高位地址信号进行延迟处理，得到所述延迟地址信号。
结合第二方面或者第二方面的第一种可能实现方式，在第二方面的第二种可能的实现方式中，所述第一级缓冲芯片具体用于根据所述映射关系生成编码代码，采用所述编码代码对所述第一片选信号和所述第一高位地址信号，获得所述第二片选信号，以及向所述第二级缓冲芯片输出所述第二片选信号，以选通所述目标第二级缓冲芯片。
结合第二方面或者第二方面的第一种可能实现方式，在第二方面的第三种可能的实现方式中，所述第一级缓冲芯片为iMB芯片。
本发明实施例第三方面提供一种内存系统，包括：内存控制器和第一级缓冲芯片，以及至少一个负载减少双列直插式LRDIMM内存模块，其中，所述LRDIMM内存模块中包括iMB芯片和内存模块，所述内存模块中包括至少一个内存颗粒；所述内存控制器与所述第一级缓冲芯片以及所述LRDIMM内存模块中的所述iMB芯片连接，所述第一级缓冲芯片与所述LRDIMM内存模块中的所述iMB芯片连接。
本发明实施例提供的一种内存访问方法及内存系统，本发明实施例中内存控制器与第一级缓冲芯片和第二级缓冲芯片连接，第一级缓冲芯片与第二级缓冲芯片级联，将系统内存的级联方式变为树状拓扑形式，第二级缓冲芯片可以同时接收内存控制器发送的用于选择目标内存模块的信号和第一级缓冲芯片发送的选通第二级缓冲芯片的信号，对第二级缓冲芯片来说，这两种信号不再是串行接收方式，且不需要进行串行协议到并行协议的转换，避免了现有扩展的系统内存需要将串行协议转换成并行协议的问题，缩短了访问内存系统的时间，提高了内存系统的访存效率。
附图说明
图1为现有的为全缓冲双列直插式内存模块的结构示意图；
图2为本发明实施例提供的一种内存访问方法的示意图；
图3为本发明实施例提供的一种内存系统的结构示意图；
图4为本发明实施例提供的一种基于LRDIMM内存模块的内存系统结构示意图。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
图2为本发明实施例一种内存访问方法的示意图。如图2所示，该内存访问方法包括以下步骤：
201、内存控制器发送访存指令、低位地址信号、第一片选信号和第一高位地址信号给第一级缓冲芯片，并将第二高位地址信号进行延迟处理，得到延迟地址信号，将所述延迟地址信号发送给第二级缓冲芯片；其中，所述第一级缓冲芯片与所述第二级缓冲芯片级联，所述第二级缓冲芯片连接至少一个内存模块，所述内存模块包括至少一个内存颗粒；所述第一片选信号与所述第一高位地址信号用于标识所述第二缓冲芯片中的目标第二级缓冲芯片；所述低位地址信号用于标识目标内存模块中的目标内存颗粒。
202、所述第一级缓冲芯片根据所述第一片选信号和所述第一高位地址信号向所述第二级缓冲芯片输出第二片选信号以选通所述目标第二级缓冲芯片，并将所述访存指令和所述低位地址信号发送给所述目标第二级缓冲芯片；其中，所述第二级缓冲芯片包括至少一个缓冲芯片，所述目标缓缓冲芯片为所述第二级缓冲芯片中被所述第二片选信号选通的缓冲芯片。
203、所述目标第二级缓冲芯片根据所述延迟地址信号和所述第二片选信号从所述内存模块中确定所述目标内存模块，并根据所述低位地址信号从所述目标内存模块中确定所述目标内存颗粒；所述延迟地址信号和所述第二片选信号用于标识所述内存模块中的所述目标内存模块。
204、所述目标第二级缓冲芯片根据所述访存指令从所述目标内存颗粒中获取目标数据，并通过所述第一级缓冲芯片将所述目标数据发送给所述内存控制器。
在本实施例中，在内存控制器和内存模块之间，增加两个级联的缓冲芯片，通过缓冲芯片连接内存控制器与内存模块。其中，内存控制器与第一级缓冲芯片和第二级缓冲芯片连接，第一级缓冲芯片与第二级缓冲芯片级联，而第二级缓冲芯片与至少一个内存模块连接，并且内存模块包括至少一个内存颗粒。
在内存控制器想要访问内存模块中存储的数据时，内存控制器发送访存指令、低位地址信号、第一片选信号和第一高位地址信号给第一级缓冲芯片。其中，第一片选信号与第一高位地址信号用于标识第二缓冲芯片中的目标第二级缓冲芯片，而低位地址信号用于标识目标内存模块中的目标内存颗粒。实际上内存控制器一般只有2～4条片选信号线。在这种缓冲芯片级联的情况下，一般内存控制器片选信号线是不能满足系统内存扩展需求的。由于内存控制器的地址信号线一般比缓冲芯片的地址信号线要多，因此，可以将内存控制器30的高位地址信号线输出的高位地址信号，作为片选信号来使用，以实现缓冲芯片的多级级联，从而达到扩展系统内存的目的。在本实施例中，内存控制器实际的片选信号线输出的片选信号（Chip Select，简称为CS）作为第一片选信号。其中，一组片选信号线中只有一根片选信号线是选通的，通常将低电平作为片选信号线选通。例如，一组片选信号中只能有一根片选信号线上的输出信号为“0”，剩余片选信号线的输出信号均为“1”。在本实施例中，内存控制器选取2根片选信号线，则第一片选信号为2位，第一片选信号的取值为“01”或者“10”。
一般缓冲芯片的地址信号为16位，内存控制器可以将地址信号线A0～A15与第一级缓冲芯片的地址信号线A0～A15连接，具体地，将内存控制器的地址信号线A0～A15接入第一级缓冲芯片的地址信号线A0～A15的管脚上。第一级缓冲芯片的地址信号线A0～A15接入第二级缓冲芯片的地址信号线A0～A15的管脚上。内存控制器将地址信号线A0～A15的输出，作为低位地址信号输入到第一级缓冲芯片中。其中，低位地址信号是由A0～A15的输出组成的。每根地址信号线的输出信号代表一个地址信号中的不同位，例如，地址信号线A0代表地址信号中的第一位即最低位，地址信号线A15代表地址信号的第16位即最高位。每个地址信号线的输出信号为“0”或“1”。举例说明，当内存控制器需要访问地址“2”时，则需要输出的低位地址信号为：“0000000000000010”，也就是说，地址信号线A1输出“1”，剩余地址信号线A15～A2和A0均输出“0”。
进一步地，内存控制器从剩下高位地址信号线中选取部分地址信号线，将被选取出的地址信号线的输出作为第一高位地址信号。在本实施例中，内存控制器可以从剩下的高位地址信号中选取2位高位地址信号线的输出作为第一高位地址信号，例如，第一高位地址信号可以通过剩余高位地址信号线中的A17和A16的输出生成。其中，A17为第一高位地址信号第二位，而A16为第一高位地址信号中的第一位，第一高位地址信号的取值可以为“00”、“01”、“10”或者“11”。
第一级缓冲芯片在接收到第一片选信号和第一高位地址信号后，根据第一片选信号和第一高位地址信号从第二级缓冲芯片中确定出目标第二级缓冲芯片。具体地，预先设置第一高位地址信号和第一片选信号与第二片信号之间的映射关系。例如，可以为真值表。第一级缓冲芯片根据该映射关系生成编码代码，并将该编码代码存储在第一级缓冲芯片中。第一级缓冲芯片在接收到第一片选信号和第一高位地址信号后，运行根据该编码代码，对第一高位地址信号和第一片选信号进行编码处理，得到第二片选信号，然后第一级缓冲芯片向第二级缓冲芯片中输出该第二片选信号，以从第二级缓冲芯片中选通目标第二级缓冲芯片。
表1为本发明实施例提供给的一种预设的映射关系。第一级缓冲芯片根据该预设的映射关系表对第一片选信号和第一高位地址信号进行编码，得到第二片选信号。
表1
下面代码为根据表1得到编码代码：
CS2=Table[{HAddr,CS1}]；
其中，CS1：第一片选信号；
HAddr：第一高位地址信号；
CS2：第二片选信号；
Table：代表为上述表1所示的映射关系。
上述编码规则仅为示例，本领域技术人员应该知道，该示例不能作为限制本发明的条件。
在本实施例中，内存控制器在向第一级缓冲芯片发送访存指令、低位地址信号、第一片选信号和第一高位地址信号的同时，并向第二级缓冲芯片发送第二高位地址信号。在本实施例中，内存控制器可以从剩下的高位地址信号中选取2位高位地址信号作为第二高位地址信号。例如，第二高位地址信号可以通过剩余高位地址信号线中的A19和A18的输出生成。其中，A19为第二高位地址信号的第二位，而A18为第二高位地址信号中第一位，第二高位地址信号的取值可以为“00”、“01”、“10”或者“11”。
由于内存控制器先将访存指令、低位地址信号发送给第一级缓冲芯片，然后第一级缓冲芯片再将访存指令、低位地址信号以及由第一片选信号和第一高位地址信号得到的第二片选信号发送给第二级缓冲芯片，而内存控制器与第二级缓冲芯片连接，直接将第二高位地址信号发送给第二级缓冲芯片，不需要其它缓冲芯片的中转，因此，在向第二级缓冲芯片发送第二高位地址信号的过程中，内存控制器需要对第二高位地址信号进行延迟处理，得到延迟地址信号，再将该延迟地址信号发送给第二级缓冲芯片，以使得延迟地址信号与经过第一级缓冲芯片的访存指令、低位地址信号和第二片选信号同步输入到第二缓冲芯片。
可选地，内存控制器对第二高位地址信号进行延迟处理时，可以在内存控制器中增加一个延迟电路，内存控制器通过该延迟电路与第二级缓冲芯片连接。该延迟电路对第二高位地址信号进行延迟处理，以得到延迟信号，然后将延迟电路输出至第二级缓冲芯片中。在本实施例中，根据第一级缓冲芯片的延迟参数设计该延迟电路。或者，通过内存控制器中自身携带的计时器进行计时，当计时器的计时时间到达预先设定的延迟时间后，内存控制器将第二高位地址信号发送给第二级缓冲芯片，其中，预设的延迟时间是根据第一级缓冲芯片的延迟参数设定的。或者，根据第一级缓冲芯片的延迟参数，将内存控制器与第二级缓冲芯片之间的连接线进行延长，使第二高位地址信号的传输时间延长，以使得延迟地址信号、访存指令和第二片选信号同步到达第二级缓冲芯片。
在本实施例中，第一级缓冲芯片根据预设的映射关系以及第一片选信号和第一高位地址信号选通了目标第二级缓冲芯片。第一级缓冲芯片将访存指令、第二片选信号和延迟地址信号发送给第二级缓冲芯片。相应地，目标第二级缓冲芯片接收到访存指令、第二片选信号和延迟地址信号，然后目标第二级缓冲芯片根据延迟地址信号和第二片选信号从内存模块中，确定出目标内存模块。目标第二级缓冲芯片根据延迟地址信号和第二片选信号从内存模块中，确定出目标内存模块的过程，类似于第一级缓冲芯片根据第一片选信号和第一高位地址信号从第二级缓冲芯片中，确定出目标第二级缓冲芯片的过程，可参见上述相关内容的介绍，此处不再赘述。
进一步地，目标第二级缓冲芯片根据低位地址信号从目标内存模块中确定出目标内存颗粒。在确定出了目标内存颗粒后，目标第二级缓冲芯片根据访存指令从目标内存颗粒中获取到相应的目标数据。
进一步地，目标第二级缓冲芯片在获取到目标数据后，将该目标数据发送给第一级缓冲芯片，第一级缓冲芯片再将该目标数据返回给内存控制器。
本实施例提供的内存访问方法，内存控制器发送访存指令、低位地址信号、第一片选信号和第一高位地址信号给第一级缓冲芯片，并对第二高位地址信号进行延迟处理，得到延迟地址信号，将延迟地址信号发送给第二级缓冲芯片，第一级缓冲芯片根据预设的映射关系以及第一片选信号和第一高位地址信号选通目标第二级缓冲芯片，并将访存指令和低位地址信号发送给目标第二级缓冲芯片，目标第二级缓冲芯片根据延迟地址信号和第二片选信号确定目标内存模块，根据低位地址信号确定目标内存颗粒，根据访存指令从目标内存颗粒中获取目标数据，将目标数据通过第一级缓冲芯片发给内存控制器。本实施例中内存控制器与第一级缓冲芯片和第二级缓冲芯片连接，第一级缓冲芯片与第二级缓冲芯片级联，将系统内存的级联方式变为树状拓扑形式，第二级缓冲芯片可以同时接收内存控制器发送的用于选择目标内存模块的信号和第一级缓冲芯片发送的选通第二级缓冲芯片的信号，对第二级缓冲芯片来说，这两种信号不再是串行接收方式，且不需要进行串行协议到并行协议的转换，避免了现有扩展的系统内存需要将串行协议转换成并行协议的问题，缩短了访问系统内存的时间，提高了系统内存的访存效率。
在本实施例中，可选地，将第二级缓冲芯片与集成有内存颗粒的内存模块集成在同一个集成芯片中。优选地，可以将负载减少双列直插式内存模块（Load Reduce DualInline Memory Module，简称为LRDIMM）作为上述的集成芯片。其中，该LRDIMM内存模块中集成有：缓存芯片和内存模块。在本实施例中，将集成在LRDIMM内存模块中的缓存芯片作为第二级缓冲芯片，其中，该LRDIMM内存模块中的缓存芯即第二级缓冲芯片可以采用隔离内存缓冲（Isolation Memory Buffer，简称为iMB）芯片。进一步地，在内存控制器和LRDIMM内存模块之间增加一个新的缓冲芯片，其中，该新的缓冲芯片作为本实施例中的第一级缓冲芯片，优选地，第一级缓冲芯片也可以选用iMB芯片。关于LRDIMM内存模块的构成原理可以参见现有技术中相关内容的记载，此处不再赘述。
在本实施例中，通过在内存控制和LRDIMM内存模块之间增加了第一级缓冲芯片和延迟地址信号线，解决了现有的LRDIMM内存模块不能进行级联的问题，实现了LRDIMM内存模块的多级级联，进一步提高了系统内存的内存容量。
图3为本发明实施例提供的一种内存系统结构示意图。如图3所示，该内存系统包括：内存控制器30、第一级缓冲芯片31、至少一个第二级缓冲芯片32和至少一个内存模块33。其中，内存控制器30与第一级缓冲芯片31和各第二级缓冲芯片连接32，第一级缓冲芯片31与第二级缓冲芯片32级联，每个第二级缓冲芯片32均至少连接一个内存模块33，内存模块33中包括至少一个内存颗粒331。
在内存控制器30想要访问内存模块33中存储的数据时，内存控制器30发送访存指令、低位地址信号、第一片选信号和第一高位地址信号给第一级缓冲芯片31。其中，第一片选信号与第一高位地址信号用于标识第二缓冲芯片32中的目标第二级缓冲芯片，在本实施例中，为了区别目标第二级缓冲芯片与第二级缓冲芯片中的其它芯片，将目标第二级缓冲芯片的标号定义为320。其中，低位地址信号用于标识目标内存模块中的目标内存颗粒。实际上内存控制器30一般只有2～4条片选信号线，在这种缓冲芯片级联的情况下，一般内存控制器30片选信号线是不能满足系统内存扩展需求的。由于内存控制器30的地址信号线一般比缓冲芯片的地址信号线要多，因此，可以将内存控制器30的高位地址信号线输出的高位地址信号，作为片选信号来使用，以实现缓冲芯片的多级级联，从而达到扩展系统内存的目的。在本实施例中，内存控制器30实际的片选信号线输出的片选信号CS作为第一片选信号。其中，一组片选信号线中只有一根片选信号线是选通的，通常将低电平作为片选信号线选通。例如，一组片选信号中只能有一根片选信号线上的输出信号为“0”，剩余片选信号线的输出信号均为“1”。在本实施例中，内存控制器选取2根片选信号线，则第一片选信号为2位，第一片选信号的取值为“01”或者“10”。
一般缓存芯片的地址信号为16位，内存控制器30可以将地址信号线A0～A15与第一级缓冲芯片31的地址信号线A0～A15连接。具体地，将内存控制器的地址信号线A0～A15接入第一级缓冲芯片的地址信号线A0～A15的管脚上。第一级缓冲芯片的地址信号线A0～A15接入第二级缓冲芯片的地址信号线A0～A15的管脚上。内存控制器30将A0～A15的输出作为低位地址信号输入到第一级缓冲芯片31中。其中，低位地址信号是由A0～A15的输出组成的。每根地址信号线的输出信号代表一个地址信号中的不同位，例如，地址信号线A0代表地址信号中的第一位即最低位，地址信号线A15代表地址信号的第16位即最高位。每个地址信号线的输出信号为“0”或“1”。举例说明，当内存控制器需要访问地址“2”时，则需要输出的低位地址信号为：“0000000000000010”，也就是说，地址信号线A1输出“1”，剩余地址信号线A15～A2和A0均输出“0”。
进一步地，内存控制器30从剩下高位地址信号线中的选取部分地址信号线，将被选取出的地址信号线的输出作为第一高位地址信号。在本实施例中，内存控制器可以从剩下的高位地址信号中选取2位高位地址信号作为第一高位地址信号的输出线，例如，第一高位地址信号可以是通过剩余高位地址信号线中的A17和A16的输出生成。其中，A17为第一高位地址信号第二位，而A16为第一高位地址信号中的第一位，第一高位地址信号的取值可以为“00”、“01”、“10”或者“11”。
第一级缓冲芯片31在接收到第一片选信号和第一高位地址信号后，根据第一片选信号和第一高位地址信号从所有第二级缓冲芯片32中确定出目标第二级缓冲芯片320。具体地，预先设置第一高位地址信号和第一片选信号与第二片信号之间的映射关系。例如，可以为真值表。第一级缓冲芯片31根据该映射关系生成编码代码，并将该编码代码存储在第一级缓冲芯片31中。第一级缓冲芯片32在接收到第一片选信号和第一高位地址信号后，运行根据该编码代码，对第一高位地址信号和第一片选信号进行编码处理，获得第二片选信号，进一步地，第一级缓冲芯片31向每个第二级缓冲芯片32输出第二片选信号，以从第二级缓冲芯片32中选通目标第二级缓冲芯片320。关于第一级缓冲芯片31根据预设的映射关系以及第一片选信号和第一高位地址信号，得到第二片选信号的过程，可参见上述实施例中表1及相关内容的记载，此处不再赘述。
在本实施例中，内存控制器30在向第一级缓冲芯片31发送访存指令、低位地址信号、第一片选信号和第一高位地址信号的同时，并向第二级缓冲芯片32发送第二高位地址信号。在本实施例中，内存控制器30可以从剩下的高位地址信号中选取2位高位地址信号作为第二高位地址信号。例如，第二高位地址信号可以通过剩余高位地址信号线中的A19和A18的输出生成。其中，A19为第二高位地址信号的第二位，而A18为第二高位地址信号中第一位，第二高位地址信号的取值可以为“00”、“01”、“10”或者“11”。
由于内存控制器30先将访存指令、低位地址信号发送给第一级缓冲芯片31，然后第一级缓冲芯片31再将访存指令、低位地址信号以及由第一片选信号和第一高位地址信号得到的第二片选信号发送给第二级缓冲芯片32，而内存控制器30与第二级缓冲芯片32连接，可以直接将第二高位地址信号发送给第二级缓冲芯片32，不需要其它缓冲芯片的中转，因此，在向第二级缓冲芯片32发送第二高位地址信号的过程中，内存控制器30需要对第二高位地址信号进行延迟处理，得到延迟地址信号，再将该延迟地址信号发送给第二级缓冲芯片32，以使得延迟地址信号与经过第一级缓冲芯片31的访存指令、低位地址信号和第二片选信号同步输入到第二缓冲芯片32。
可选地，内存控制器30对第二高位地址信号进行延迟处理时，可以在内存控制器30中增加一个延迟电路，内存控制器通过该延迟电路与第二级缓冲芯片32连接。该延迟电路对第二高位地址信号进行延迟处理，以得到延迟信号，然后将延迟电路输出至第二级缓冲芯片32中。在本实施例中，根据第一级缓冲芯片31的延迟参数设计该延迟电路。或者，通过内存控制器30中自身携带的计时器进行计时，当计时器的计时时间到达预先设定的延迟时间后，内存控制器30将第二高位地址信号发送给第二级缓冲芯片32，其中，预设的延迟时间是根据第一级缓冲芯片的延迟参数设定的。或者，根据第一级缓冲芯片31的延迟参数，将内存控制器30与第二级缓冲芯片32之间的连接线进行延长，使第二高位地址信号的传输时间延长，以使得延迟地址信号、访存指令和第二片选信号同步到达第二级缓冲芯片32。
在本实施例中，第一级缓冲芯片31根据预设的映射关系以及第一片选信号和第一高位地址信号选通了目标第二级缓冲芯片320。第一级缓冲芯片31将访存指令、第二片选信号和延迟地址信号发送给第二级缓冲芯片32。相应地，目标第二级缓冲芯片320接收到访存指令、第二片选信号和延迟地址信号，然后目标第二级缓冲芯片320根据延迟地址信号和第二片选信号从内存模块33中，确定出目标内存模块。在本实施例中，为了区别目标内存模块与其它内存模块，将目标内存模块的标号定义为330。目标第二级缓冲芯片320根据延迟地址信号和第二片选信号从内存模块中，确定出目标内存模块的过程，类似于第一级缓冲芯片31根据第一片选信号和第一高位地址信号从第二级缓冲芯片32中，确定出目标第二级缓冲芯片320的过程，可参见上述相关内容的介绍，此处不再赘述。
进一步地，目标第二级缓冲芯片320根据低位地址信号从目标内存模块330中确定出目标内存颗粒。在本实施例中，每个内存模块33中包括至少一个内存颗粒331，为了区别目标内存模块与其它内存模块，将目标内存颗粒的标号定义为3310。在确定出了目标内存颗粒3310后，目标第二级缓冲芯片320根据访存指令从目标内存颗粒3310中获取到相应的目标数据。
进一步地，目标第二级缓冲芯片320在获取到目标数据后，将该目标数据发送给第一级缓冲芯片31，第一级缓冲芯片31再将该目标数据返回给内存控制器30。
本实施例提供的内存系统，内存控制器发送访存指令、低位地址信号、第一片选信号和第一高位地址信号给第一级缓冲芯片，并对第二高位地址信号进行延迟处理，得到延迟地址信号，将延迟地址信号发送给第二级缓冲芯片，第一级缓冲芯片根据第一片选信号和第一高位地址信号选通目标第二级缓冲芯片，并将访存指令和低位地址信号发送给目标第二级缓冲芯片，目标第二级缓冲芯片根据延迟地址信号和第二片选信号确定目标内存模块，根据低位地址信号确定目标内存颗粒，根据访存指令从目标内存颗粒中获取目标数据，将目标数据通过第一级缓冲芯片发给内存控制器。本实施例中内存控制器与第一级缓冲芯片和第二级缓冲芯片连接，第一级缓冲芯片与第二级缓冲芯片级联，将系统内存的级联方式变为树状拓扑形式，第二级缓冲芯片可以同时接收内存控制器发送的用于选择目标内存模块的信号和第一级缓冲芯片发送的选通第二级缓冲芯片的信号，对第二级缓冲芯片来说，这两种信号不再是串行接收方式，且不需要进行串行协议到并行协议的转换，避免了现有扩展的系统内存需要将串行协议转换成并行协议的问题，缩短了访问系统内存的时间，提高了系统内存的访存效率。
图4为本发明实施例提供的一种基于LRDIMM芯片的内存系统结构示意图。如图4所示，该内存系统包括：内存控制器40、第一级缓冲芯片41和至少一个LRDIMM内存模块42。其中，LRDIMM内存模块42中集成有iMB芯片和内存模块，并且内存模块中包括至少一个内存颗粒。在本实施例中，将LRDIMM内存模块42中的iMB芯片作为上述实施例中的第二级缓冲芯片32，并且将LRDIMM内存模块42中的内存模块作为上述实施例中的内存模块33。关于LRDIMM集成芯片42的构成原理可以参见现有技术中相关内容的记载，此处不再赘述。进一步地，在内存控制器40与LRDIMM内存模块42之间，增加一个新的缓冲芯片。其中，该新的缓冲芯片作为第一级缓冲芯片41。优选地，第一级缓冲芯片41也可以选用iMB芯片。
关于内存控制器40、第一级缓冲芯片41以及LRDIMM内存模块42之间的交互及连接关系可以参见上述实施例中相关内容的记载，此处不再赘述。
可选的，在具体实现上，如果内存控制器40、第一级缓冲芯片41和LRDIMM内存模块42是独立实现，则内存控制器40、第一级缓冲芯片41和LRDIMM内存模块42可以通过总线相互连接并完成相互间的通信。其中，内存控制器40可能是一个中央处理器（CentralProcessing Unit，简称为CPU），或者是特定集成电路（Application Specific IntegratedCircuit，简称为ASIC），或者是被配置成实施本发明实施例的一个或多个集成电路。所述总线可以是DDR总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图4中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
可选的，在具体实现上，如果内存控制器40、第一级缓冲芯片41和LRDIMM内存模块42集成在一块芯片上实现，则内存控制器40、第一级缓冲芯片41和LRDIMM内存模块42可以通过内部接口完成相互间的通信。
本实施例提供的内存系统，内存控制器40与第一级缓冲芯片41和LRDIMM内存模块42连接，第一级缓冲芯片41与LRDIMM内存模块42中的iMB芯片级联，可以将LRDIMM内存模块42的级联方式变为树状拓扑形式，LRDIMM内存模块42可以同时接收内存控制器40发送的用于选择目标内存模块的信号和第一级缓冲芯片41发送的选通LRDIMM内存模块42的信号，对LRDIMM内存模块42来说，这两种信号不再是串行接收方式，且不需要进行串行协议到并行协议的转换，避免了现有扩展的内存系统需要将串行协议转换成并行协议的问题，缩短了访问系统内存的时间，提高了系统内存的访存效率。
进一步地，在本实施例中，通过在内存控制40和LRDIMM内存模块42之间增加了第一级缓冲芯片41和延迟地址信号线，解决了现有的LRDIMM内存模块不能进行级联的问题，实现了LRDIMM内存模块的多级级联，进一步提高了内存系统的内存容量。
进一步地，在实现LRDIMM内存模块42级联过程中，本实施例只需要对内存控制器40进行简单的修改，就可以提高内存系统的内存容量。而且在上述LRDIMM内存模块42的级联中，不需要对第一级缓冲芯片41以及LRDIMM内存模块42进行修改，降低了芯片集成的复杂度，可以达到节约成本的目的。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (8)

1.一种内存访问方法，其特征在于，包括：
内存控制器发送访存指令、低位地址信号、第一片选信号和第一高位地址信号给第一级缓冲芯片，并将第二高位地址信号进行延迟处理，得到延迟地址信号，将所述延迟地址信号发送给第二级缓冲芯片；其中，所述第一级缓冲芯片与所述第二级缓冲芯片级联，所述第二级缓冲芯片连接至少一个内存模块，所述内存模块包括至少一个内存颗粒；所述第一片选信号与所述第一高位地址信号用于标识所述第二级缓冲芯片中的目标第二级缓冲芯片；所述低位地址信号用于标识目标内存模块中的目标内存颗粒；
所述第一级缓冲芯片根据预设的映射关系以及所述第一片选信号和所述第一高位地址信号向所述第二级缓冲芯片输出第二片选信号以选通所述目标第二级缓冲芯片，并将所述访存指令和所述低位地址信号发送给所述目标第二级缓冲芯片；其中，所述第二级缓冲芯片包括至少一个缓冲芯片，所述目标第二级缓冲芯片为所述第二级缓冲芯片中被所述第二片选信号选通的缓冲芯片；
所述目标第二级缓冲芯片根据所述延迟地址信号和所述第二片选信号从所述内存模块中确定所述目标内存模块，并根据所述低位地址信号从所述目标内存模块中确定所述目标内存颗粒；所述延迟地址信号和所述第二片选信号用于标识所述内存模块中的所述目标内存模块；
所述目标第二级缓冲芯片根据所述访存指令从所述目标内存颗粒中获取目标数据，并通过所述第一级缓冲芯片将所述目标数据发送给所述内存控制器。
2.根据权利要求1所述的内存访问方法，其特征在于，所述内存控制器将第二高位地址信号进行延迟处理，得到延迟地址信号包括：
所述内存控制器根据所述第一级缓冲芯片的延迟参数对所述第二高位地址信号进行延迟处理，得到延迟地址信号。
3.根据权利要求1或2所述的内存访问方法，其特征在于，所述第一级缓冲芯片根据预设的映射关系以及所述第一片选信号和所述第一高位地址信号向所述第二级缓冲芯片输出第二片选信号以选通所述目标第二级缓冲芯片包括：
所述第一级缓冲芯片根据所述映射关系生成编码代码；
所述第一级缓冲芯片采用所述编码代码对所述第一片选信号和所述第一高位地址信号进行编码，获得所述第二片选信号；
所述第一级缓冲芯片向所述第二级缓冲芯片输出所述第二片选信号，以选通所述目标第二级缓冲芯片。
4.一种内存系统，其特征在于，包括：内存控制器、第一级缓冲芯片和至少一个第二级缓冲芯片，其中，所述内存控制器与所述第一级缓冲芯片和所述第二级缓冲芯片连接，所述第一级缓冲芯片与所述第二级缓冲芯片级联，所述第二级缓冲芯片连接内存模块，所述内存模块包括至少一个内存颗粒；
所述内存控制器，用于发送访存指令、低位地址信号、第一片选信号和第一高位地址信号给所述第一级缓冲芯片，并将第二高位地址信号进行延迟处理，得到延迟地址信号，将所述延迟地址信号发送给所述第二级缓冲芯片，以及接收所述第一级缓冲芯片返回的目标数据；所述第一片选信号与所述第一高位地址信号用于标识所述第二级缓冲芯片中的目标第二级缓冲芯片；所述低位地址信号用于标识目标内存模块中的目标内存颗粒；
所述第一级缓冲芯片，用于接收所述访存指令、所述低位地址信号、所述第一片选信号和所述第一高位地址信号，根据预设的映射关系以及所述第一片选信号和所述第一高位地址信号向所述第二级缓冲芯片输出第二片选信号以选通所述目标第二级缓冲芯片，并将所述访存指令和所述低位地址信号发送给所述目标第二级缓冲芯片，以及接收所述目标第二级缓冲芯片返回的所述目标数据并将所述目标数据发送给所述内存控制器；其中，所述第二级缓冲芯片包括至少一个缓冲芯片，所述目标第二级缓冲芯片为所述第二级缓冲芯片中被所述第二片选信号选通的缓冲芯片；
所述目标第二级缓冲芯片，用于接收所述访存指令、所述低位地址信号、所述延迟地址信号和所述第二片选信号，根据所述延迟地址信号和所述第二片选信号从所述内存模块中确定所述目标内存模块，并根据所述低位地址信号从所述目标内存模块中确定所述目标内存颗粒，以及根据所述访存指令从所述目标内存颗粒中获取目标数据，将所述目标数据发送给所述第一级缓冲芯片；所述延迟地址信号和所述第二片选信号用于标识所述内存模块中的所述目标内存模块。
5.根据权利要求4所述的内存系统，其特征在于，所述内存控制器具体用于根据所述第一级缓冲芯片的延迟参数对所述第二高位地址信号进行延迟处理，得到所述延迟地址信号。
6.根据权利要求4或5所述的内存系统，其特征在于，所述第一级缓冲芯片具体用于根据所述映射关系生成编码代码，采用所述编码代码对所述第一片选信号和所述第一高位地址信号进行编码，获得所述第二片选信号，以及向所述第二级缓冲芯片输出所述第二片选信号，以选通所述目标第二级缓冲芯片。
7.根据权利要求4或5所述的内存系统，其特征在于，所述第一级缓冲芯片为iMB芯片。
8.一种内存系统，其特征在于，包括：上述权利要求4-7任一项的内存控制器和上述权利要求4-7任一项的第一级缓冲芯片，以及至少一个负载减少双列直插式LRDIMM内存模块，其中，所述LRDIMM内存模块中包括iMB芯片和内存模块，所述内存模块中包括至少一个内存颗粒；所述内存控制器与所述第一级缓冲芯片以及所述LRDIMM内存模块中的所述iMB芯片连接，所述第一级缓冲芯片与所述LRDIMM内存模块中的所述iMB芯片连接。
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