CN104122550B - 高分辨率isar实时成像系统 - Google Patents

Abstract

一种高分辨率ISAR实时成像系统，包含电路连接的射频收发链路、高速模数转换器、数字信号成像处理电路、系统控制电路和ISAR实时成像显示电路，数字信号成像处理电路包含电路连接的数据吞吐电路、数据合并转换电路、ISAR数据存储器、流水分布式成像处理电路、成像输出接口电路和成像处理控制电路。本发明具有高分辨率和实时成像的优点，利用低速模数转换器组并联组成高速模数转换器，将高速的数据流转换为低速的数据组来处理，工作频率和功耗都可以大幅度地降低，利用流水线操作和分布式结构信号处理，将大量的数据处理采用并行和流水线相结合的方式，以达到大数据量、快速的处理效果，采用基于地址寻址的架构，可快速实现数据的任意通道交换。

Description

高分辨率ISAR实时成像系统

技术领域

本发明涉及雷达成像技术领域，尤其涉及一种高分辨率ISAR（逆合成孔径雷达，Inverse Synthetic Aperture Radar）实时成像系统。

背景技术

雷达技术从简单的测距测速向复杂的成像发展，从低频段的微波向高频段的毫米波、亚毫米波发展。由于受各种技术和成像体制本身的限制，相比之下，ISAR成像发展较为缓慢。迄今为止，仍然存在较多的技术问题。高分辨率ISAR成像雷达技术是国内外发展的热点和难点，尤其是进入毫米波、亚毫米波高频段的高分辨率ISAR成像技术，对当前的雷达技术提出了更高的要求。

毫米波、亚毫米波ISAR雷达成像系统通常利用大时宽的超宽带信号来达到高分辨率的目的。系统分辨率越高，信号带宽越大，信号处理的数据量也就越大。因此，重频也将达到一个极高的数量级。此外，雷达成像“实时性”意味着系统需要在规定的极短时间内完成大量回波数据的吞吐和信号处理操作，这对系统的信号数据采样提取、存储和信号处理提出了极高的要求。为了满足现今高分辨率ISAR成像的应用需求，高分辨率ISAR成像系统必须满足实时性的要求。毫米波、亚毫米波的高分辨率ISAR实时成像系统，须从系统架构和算法层面来解决高分辨率ISAR实时成像系统的大量数据采样、存储和信号处理。

发明内容

本发明提供一种高分辨率ISAR实时成像系统，是一种基于分布式网络存储、流水线算法分级、基于地址寻址的数据交换、实时显示的ISAR成像系统，能够解决毫米波、亚毫米波利用超宽带实现高分辨率带来的大数据量存储和处理的问题，从而达到系统实时成像的目的。

为了达到上述目的，本发明提供一种高分辨率ISAR实时成像系统，该高分辨率ISAR实时成像系统包含：

射频收发链路，主要完成ISAR成像所需射频信号的产生、发射、接收及下变频；

高速模数转换器，其输入端电路连接所述的射频收发链路的输出端，主要完成对射频收发链路输出的中频信号的采样，实现模拟信号向数字信号的快速转换；

数字信号成像处理电路，其输入端电路连接所述的高速模数转换电路的输出端，主要是对数字信号进行后期处理，获得高分辨率的ISAR成像结果；

系统控制电路，其分别双向连接所述的射频收发链路、高速模数转换器和数字信号成像处理电路，负责整个系统的控制和各电路之间的协调工作；

ISAR实时成像显示电路，其输入端电路连接所述的数字信号成像处理电路的输出端和系统控制电路，主要是完成数字信号ISAR成像处理结果的实时显示；

所述的高速模数转换器包含N个并联的低速模数转换器，N为任意自然数；

所述的数字信号成像处理电路包含：

数据吞吐电路，其输入端电路连接所述的高速模数转换器的输出端，缓冲高速模数转换器输入的数字信号；

数据合并转换电路，其输入端电路连接所述的数据吞吐电路的输出端，将缓冲的数字信号进行数据合并，将高速小位宽的数据转化为低速大位宽的数据，用以降低后级流水分布式成像处理单元和ISAR数据存储单元的信号处理速度；

ISAR数据存储器，其输入端电路连接数据合并转换电路的输出端，存储合并后的数据；

流水分布式成像处理电路，其输入端电路连接所述的数据合并转换电路的输出端和ISAR数据存储器的输出端，按顺序完成距离脉压、包络对齐、自聚焦和方位成像；

成像输出接口电路，其输入端电路连接所述的流水分布式成像处理电路的输出端，对成像处理数据进行格式转化后输出；

成像处理控制电路，其电路连接所述的数据吞吐电路、数据合并转换电路、流水分布式成像处理电路和成像输出接口电路，控制数字信号成像处理电路的工作。

所述的射频收发链路包含：

发射天线；

接收天线；

发射机，发射机的输出端电路连接发射天线的输入端，发射机与系统控制电路双向连接；

接收机，接收机的输入端电路连接接收天线的输出端，接收机的输出端电路连接高速模数转换器的输入端，接收机与系统控制电路双向连接；

系统控制电路发送控制信息给发射机，发射机将状态反馈信息传输给系统控制电路，系统控制电路发送控制信息给接收机，接收机将状态反馈信息传输给接收机，发射机产生超宽带、线性调频、脉冲式的射频信号输出给发射天线，发射天线接收发射机产生的射频信号并发送出去，接收天线接收回波信号并传输给接收机，接收机对接收到的回波信号进行相干处理，实现信号下变频后传输给高速模数转换器。

射频收发链路内部的接收机输出的中频信号与高速模数转换器内部的每个低速模数转换器的输入端对应相连接；接收机向高速模数转换器输出中频信号，高速模数转换器对中频信号进行采样，转换成数字信号，并将该数字信号输出给数字信号成像处理电路。

所述的高速模数转换器内部N个低速模数转换器采用的时钟周期相同，且顺序相邻的两个时钟之间的相位差均为2π/N。

所述的数据吞吐电路包含N个先入先出堆栈，所述的先入先出堆栈的数量与高速模数转换器内部的低速模数转换器的数量相等，每个先入先出堆栈的输入端分别与高速模数转换器内部的每个低速模数转换器的输出端相连接，即完成对模数转换采样数据的缓冲，每个先入先出堆栈的输出端与数据合并转换电路的输入端相连接。

所述的数据合并转换电路针对数据吞吐电路的N个通道数据，选择对其中M个相邻通道进行数据合并，此时M个相邻通道的数据组成为一个数组单元；

当M=N时，数据合并转换电路对初始时刻前一级输入的N个数据进行合并，依次类推，对下一时刻的N个数据进行合并，所有的合并必须是按顺序进行；

当M>N时，数据合并转换电路对初始时刻前一级输入的N个数据和下一时刻N个数据中的前M-N个数据进行合并，剩余的2N-M个数据将与下个周期中的前2M-2N个数据进行合并，组成N个数据，依次类推，所有的合并是按顺序进行；

当M<N时，数据合并转换电路对初始时刻前一级输入的N个数据中的前M个数据进行合并，剩余的N-M个数据与下个周期中的前2M-N个数据进行合并，组成N个数据，依次类推，所有的合并是按顺序进行；

合并后的数据分别输出到ISAR数据存储器和流水分布式成像处理电路。

所述的流水分布式成像处理电路包含：

ISAR成像处理电路，其电路连接所述的数据合并转换电路的输出端，还连接ISAR数据存储器，还分别与成像处理控制电路和成像输出接口电路双向连接，将大量的数据运算，发送给不同的信号处理模块，并接收成像处理数据结果；

若干信号处理模块，每个信号处理模块包含双向电路连接的信号处理电路和存储电路，即可收可发数据，每个信号处理电路分别双向电路连接所述的ISAR成像处理电路，即可收可发数据，相邻的信号处理模块中的信号处理电路之间双向电路连接，即可收可发数据，该信号处理模块对ISAR成像处理电路发送的数据进行运算处理；

多通道数据任意互换电路，其双向电路连接每个信号处理模块中的信号处理电路，即可收可发数据，实现任意两个信号处理模块之间的快速数据交换。

所述的信号处理模块被划分为三级流水线，第一级流水线包含一个信号处理模块，第二级流水线包含a个信号处理模块，第三级流水线包含a个信号处理模块，a为自然数。

所述的流水分布式成像处理电路的信号处理流程包含以下步骤：

步骤1、ISAR成像处理电路把待处理数据传输给第一级流水线上的信号处理模块；

步骤2、第一级流水线上的信号处理模块接收数据；

步骤3、第一级信号处理模块根据精度的要求，扩展将要处理的数据位数，实现信号处理数据精度的扩展；

步骤4、第一级信号处理模块对数据进行距离脉压运算，每处理一个单元数据记为1组；

步骤5、第一级信号处理模块判定累积的脉压数量是否达到L组，L为自然数，如果达到L组，则进行步骤6，否则继续进行距离脉压运算；

步骤6、第一级信号处理模块将累积脉压运算的L组数据分为a组，a为自然数，将a组数据分别传输给第二级流水线上的a个信号处理模块；

步骤7、第二级流水线上的信号处理模块分别接收步骤6中的a组数据，对接收到的数据进行处理；

步骤8、第二级流水线上的每个信号处理模块查找接收到数据的最大位置；

步骤9、每个第二级信号处理模块以最大数据为中心点，截取数据，完成包络对齐；

步骤10、每个第二级信号处理模块对包络对齐后的距离像截取；

步骤11、每个第二级信号处理模块将截取后的数据进行矩阵转秩；

步骤12、每个第二级信号处理模块将处理好的数据发送到对应的第三级信号处理模块；

步骤13、第三级流水线上的信号处理模块分别接收步骤12中的a组数据，对接收到的数据进行处理；

步骤14、每个第三级信号处理模块对数据进行多特显自聚焦；

步骤15、每个第三级信号处理模块采用基于频域快速相关算法对数据进行方位成像；

步骤16、每个第三级信号处理模块对数据进行归一化；

步骤17、每个第三级信号处理模块对数据进一步矩阵转秩；

步骤18、第三级流水线上的信号处理模块将数据传送回ISAR成像处理电路。

所述的多通道数据任意互换电路采用基于地址的任意数据互换，多通道数据任意互换电路包含状态判断模块和若干个FIFO交换模块，每一个FIFO交换模块与每一个信号处理电路连接，每个连接记为一个节点；

多通道数据任意互换电路的工作流程包含如下步骤：

步骤1、状态判断模块持续对多通道数据任意互换电路内部各个节点的FIFO交换模块进行判定，当发现某一个节点对应的FIFO交换模块有写入数据请求时，将其地址读出，进行步骤2；

步骤2、状态判断模块判断读出地址所指向的目标节点的FIFO交换模块的读出数据是否空闲，如果空闲，则进行步骤3，否则进行步骤1；

步骤3、多通道数据任意互换电路在需要写入数据的FIFO交换模块和需要读出数据的FIFO交换模块之间建立临时转输路径，将对应的需要读出数据的FIFO交换模块状态改为忙，开始直接数据传输，把需要写入数据的FIFO交换模块状态改为无请求进行步骤4；

步骤4、状态判断模块判断数据交换是否完成，如果完成，则停止传输数据，断开临时连接，记需要读出数据的FIFO交换模块为空闲，返回步骤1。本发明具有高分辨率和实时成像的优点，利用低速模数转换器组并联组成高速模数转换器，将高速的数据流转换为低速的数据组来处理，工作频率和功耗都可以大幅度地降低，采用基于地址寻址的架构，可快速实现数据的任意通道交换。

本发明从系统架构和信号处理两个层面出发，利用流水线操作和分布式结构信号处理，将大量的数据处理采用并行和流水线相结合的方式，以达到大数据量、快速的处理效果。此外，系统内部利用基于地址寻址的数据传输方式，能够快速完成单元间数据交换。利用多个低速模数转换器并联实现高速模数转换器，达到了快速的、低功耗、低复杂度的效果。本发明能够满足高分辨率ISAR实时成像的大量数据高速处理的要求。

本发明具有实时成像的优点，可应用于对实时成像具有极高要求的场合，如安检、安防、工业成像和航空航天领域。本发明为毫米波、亚毫米波等高分辨率ISAR实时成像的广泛应用提供了技术方法。

附图说明

图1是本发明的电路图。

图2是高速模数转换器的电路图。

图3是N个并联的低速模数转换器的时钟示意图。

图4是数据吞吐电路的电路图。

图5是流水分布式成像处理电路的数据处理流程图。

具体实施方式

以下根据图1～图5，具体说明本发明的较佳实施例。

如图1所示，本发明提供一种高分辨率ISAR实时成像系统，包含：

射频收发链路101，主要完成ISAR成像所需射频信号的产生、发射、接收及下变频；

高速模数转换器104，其输入端电路连接所述的射频收发链路101的输出端，主要完成对射频收发链路输出的中频信号的采样，实现模拟信号向数字信号的快速转换；

数字信号成像处理电路105，其输入端电路连接所述的高速模数转换电路104的输出端，主要是对数字信号进行后期处理，获得高分辨率的ISAR成像结果；

系统控制电路103，其分别双向连接（可接收可发送）所述的射频收发链路101、高速模数转换器104和数字信号成像处理电路105，作为该系统的核心控制电路，负责整个系统的控制和各电路之间的协调工作；

ISAR实时成像显示电路102，其输入端电路连接所述的数字信号成像处理电路105的输出端和系统控制电路103，主要是完成数字信号ISAR成像处理结果的实时显示。

所述的射频收发链路101包含：

发射天线1011；

接收天线1012；

发射机1013，其输出端电路连接发射天线1011的输入端和系统控制电路103；

接收机1014，其输入端电路连接接收天线1012的输出端，其输出端电路连接高速模数转换器104的输入端，该接收机1014还电路连接系统控制电路103；

系统控制电路103与发射机1013双向连接，系统控制电路103发送控制信息给发射机1013，发射机1013接收系统控制电路103发送的控制信息，根据控制信息，发射机1013给出相应的工作状态。同时，发射机1013会反馈当前的工作状态，将状态反馈信息传输给系统控制电路103。同样地，系统控制电路103与接收机1014双向连接，系统控制电路103发送控制信息给接收机1014，接收机1014接收系统控制电路103发送的控制信息，根据控制信息，接收机1014给出相应的工作状态。同时，接收机1014会反馈当前的工作状态，将状态反馈信息传输给接收机1014。发射机1013产生超宽带、线性调频、脉冲式的射频信号，该射频信号输出给发射天线1011。发射天线1011接收发射机1013产生的射频信号并发送出去。接收天线1012接收回波信号，并将回波信号传输给接收机1014。接收机1014对接收到的回波信号进行相干处理，实现信号下变频。经过下变频变换之后的信号将传输给高速模数转换器104。本发明的射频信号是超宽带的、脉冲式的，射频信号调制形式为线性连续调频。该射频收发链路内的接收机采用相干接收，提高灵敏度，实现下变频变换。

高速模数转换器104与系统控制电路103连接，系统控制电路103向高速模数转换器104发送控制信息，高速模数转换器104接收系统控制电路103的控制信号，高速模数转换器104启动相应的工作状态。同时，高速模数转换器104将当前工作状态进行反馈，发送反馈信息给系统控制电路103。

如图2所示，所述的高速模数转换器104包含N个并联的低速模数转换器1041（N为任意自然数）。

高速模数转换器104与射频收发链路101内部的接收机1014的输出相连接，接收机1014向高速模数转换器104输出中频信号，高速模数转换器104对中频信号进行采样，转换成数字信号，并将该数字信号输出给数字信号成像处理电路105中的数据吞吐电路1055。射频收发链路101内部的接收机1014输出的中频信号与高速模数转换器104内部的每个低速模数转换器1041的输入端对应相连接。

如图3所示，高速模数转换器104内部N个低速模数转换器1041采用的时钟周期相同，且顺序相邻的两个时钟之间的相位差均为2π/N，即：顺序相邻的两个时钟相位差是按照低速模数转换器1041的排列顺序相对应的两个相邻时钟，顺序比较相邻两个低速模数转换器1041的时序，相邻两个时钟之间的相位差均为2π/N。高速模数转换器104内部N个低速模数转换器1041将数字信号输出，每个低速模数转换器1041的输出端与数字信号成像处理电路105内部的数据吞吐电路1055的输入端对应连接。

所述的数字信号成像处理电路105包含：

数据吞吐电路1055，其输入端电路连接所述的高速模数转换器104的输出端，缓冲高速模数转换器104输入的数字信号；

数据合并转换电路1056，其输入端电路连接所述的数据吞吐电路1055的输出端，将缓冲的数字信号进行数据合并，将高速小位宽的数据转化为低速大位宽的数据，用以降低后级流水分布式成像处理单元和ISAR数据存储单元的信号处理速度；

ISAR数据存储器1051，其输入端电路连接数据合并转换电路1056的输出端，存储合并后的数据；

流水分布式成像处理电路1052，其输入端电路连接所述的数据合并转换电路1056的输出端和ISAR数据存储器1051的输出端，按顺序完成距离脉压、包络对齐、自聚焦和方位成像；

成像输出接口电路1053，其输入端电路连接所述的流水分布式成像处理电路1052的输出端，对成像处理数据进行格式转化后输出；

成像处理控制电路1054，其电路连接所述的数据吞吐电路1055、数据合并转换电路1056、流水分布式成像处理电路1052和成像输出接口电路1053，控制数字信号成像处理电路105的工作。

如图4所示，数据吞吐电路1055包含N个先入先出堆栈FIFO10551（First Input First Output 先入先出堆栈），所述的先入先出堆栈FIFO10551的数量与高速模数转换器104内部的低速模数转换器1041的数量相等，每个先入先出堆栈FIFO10551的输入端分别与高速模数转换器104内部的每个低速模数转换器1041的输出端相连接，即完成对模数转换采样数据的缓冲。每个先入先出堆栈FIFO10551的输出端与数据合并转换电路1056的输入端相连接。数据吞吐电路1055受成像处理控制电路1054控制，成像处理控制电路1054与数据吞吐电路1055相连接，成像处理控制电路1054向数据吞吐电路1055发送控制信息，数据吞吐电路1055接收成像处理控制电路1054的控制信号，数据吞吐电路1055启动相应的工作状态。同时，数据吞吐电路1055将当前工作状态进行反馈，发送反馈信息给成像处理控制电路1054。

所述的数据合并转换电路1056的输入端与数据吞吐电路1055的每个先入先出堆栈FIFO的输出端相连接。数据合并转换电路1056针对数据吞吐电路1055的N个通道数据，选择对其中M个相邻通道进行数据合并，此时M个相邻通道的数据组成为一个数组单元。考虑到后级ISAR数据存储器1051的存储位宽、速度以及流水分布式成像处理电路1052的数据处理速度，选择数据合并转换电路1056的合并数为M。当M=N时，数据合并转换电路1056对初始时刻前一级输入的N个数据进行合并，依次类推，对下一时刻的N个数据进行合并，所有的合并必须是按一定的顺序进行。当M>N时，数据合并转换电路1056对初始时刻前一级输入的N个数据和下一时刻N个数据中的前M-N个数据进行合并，剩余的2N-M个数据将与下个周期中的前2M-2N个数据进行合并，组成N个数据，依次类推，所有的合并是按一定的顺序进行。当M<N时，数据合并转换电路1056对初始时刻前一级输入的N个数据中的前M个数据进行合并。剩余的N-M个数据与下个周期中的前2M-N个数据进行合并，组成N个数据，依次类推，所有的合并是一定按顺序进行的。合并后的数据分别输出到ISAR数据存储器1051和流水分布式成像处理电路1052。成像处理控制电路1054向数据合并转换电路1056发送控制信息，数据合并转换电路1056接收成像处理控制电路1054的控制信号，数据合并转换电路1056启动相应的工作状态。同时，数据合并转换电路1056将当前工作状态进行反馈，发送反馈信息给成像处理控制电路1054。数据合并转换电路1056采用了串并转换的模式，将高速数据转换为低速的单元数据，极大地降低了数据存储速度。

所述的ISAR数据存储器1051的输入端与前一级数据合并转换电路1056的输出端相连接。该ISAR数据存储器1051的输入端接收前一级数据合并转换电路1056输出的合并后的单元数据，采用大位宽低速FLASH阵列进行存储。

所述的流水分布式成像处理电路1052包含：

ISAR成像处理电路10524，其电路连接所述的数据合并转换电路1056的输出端和ISAR数据存储器1051，将大量的数据运算，发送给不同的信号处理模块，并接收成像处理数据结果；

若干信号处理模块，每个信号处理模块包含双向电路连接的信号处理电路10522和存储电路10521，即可收可发数据，每个信号处理电路10522分别双向电路连接所述的ISAR成像处理电路10524，即可收可发数据，相邻的信号处理模块中的信号处理电路10522之间双向电路连接，即可收可发数据，该信号处理模块对ISAR成像处理电路10524发送的数据进行运算处理；

多通道数据任意互换电路10523，其双向电路连接每个信号处理模块中的信号处理电路10522，即可收可发数据，实现任意两个信号处理模块之间的快速数据交换。

所述的流水分布式成像处理电路1052分别采用基于频域快速相关法实现包络对齐，采用多特显点综合实现自聚焦，采用时频分析法实现方位成像，将此三种方法相结合，共同实现ISAR成像核心处理。ISAR成像处理电路10524将大量的数据运算，通过专门的数据通道发送给不同的信号处理模块，根据运算量的大小和处理时间的要求，设计K个信号处理模块（K为自然数）。ISAR成像处理电路10524与每个信号处理模块相连接，ISAR成像处理电路10524与任意单个信号处理模块相互之间可即时传送数据。相邻的两个信号处理模块之间互相连接，用于快速的数据交换。此外，在相邻信号处理模块相连的基础上，任意两个信号处理模块之间通过多通道数据任意互换电路10523进行快速数据交换。多通道数据任意互换电路10523采用基于地址的数据交换法，即每个信号处理模块都是有唯一的地址，信号处理模块相互之间的传输通过地址识别进行，直接加快了数据的交换速度。每个信号处理模块都与多通道数据任意互换电路10523相连接，实现数据的交换。成像处理控制电路1054与流水分布式成像处理电路1052中的ISAR成像处理电路10524相连接，成像处理控制电路1054向ISAR成像处理电路10524发送控制信息，ISAR成像处理电路10524接收成像处理控制电路1054的控制信息，ISAR成像处理电路10524启动相应的工作状态。同时，ISAR成像处理电路10524将当前工作状态进行反馈，发送反馈信息给成像处理控制电路1054。

所述的信号处理模块被划分为三级流水线，信号处理模块根据流水线要求，被划分到不同的三级流水线上；第一级流水线包含一个信号处理模块，第二级流水线包含a个（a为自然数）信号处理模块，第三级流水线包含a个（a为自然数）信号处理模块。

如图5所示，流水分布式成像处理电路的信号处理流程包含以下步骤：

步骤1、ISAR成像处理电路把待处理数据传输给第一级流水线上的信号处理模块；

步骤2、第一级流水线上的信号处理模块接收数据；

步骤3、第一级信号处理模块根据精度的要求，扩展将要处理的数据位数，实现信号处理数据精度的扩展；

步骤4、第一级信号处理模块对数据进行距离脉压运算，每处理一个单元数据记为1组；

步骤5、第一级信号处理模块判定累积的脉压数量是否达到L组（L为自然数），如果达到L组，则进行步骤6，否则继续进行距离脉压运算；

步骤6、第一级信号处理模块将累积脉压运算的L组数据分为a组（a为自然数），将a组数据分别传输给第二级流水线上的a个信号处理模块；

步骤7、第二级流水线上的信号处理模块分别接收步骤6中的a组数据，对接收到的数据进行处理；

步骤8、第二级流水线上的每个信号处理模块查找接收到数据的最大位置；

步骤9、每个第二级信号处理模块以最大数据为中心点，截取数据，完成包络对齐；

步骤10、每个第二级信号处理模块对包络对齐后的距离像截取；

步骤11、每个第二级信号处理模块将截取后的数据进行矩阵转秩；

步骤12、每个第二级信号处理模块将处理好的数据发送到对应的第三级信号处理模块；

步骤13、第三级流水线上的信号处理模块分别接收步骤12中的a组数据，对接收到的数据进行处理；

步骤14、每个第三级信号处理模块对数据进行多特显自聚焦；

步骤15、每个第三级信号处理模块采用基于频域快速相关算法对数据进行方位成像；

步骤16、每个第三级信号处理模块对数据进行归一化；

步骤17、每个第三级信号处理模块对数据进一步矩阵转秩；

步骤18、第三级流水线上的信号处理模块将数据传送回ISAR成像处理电路。

本实施例中，三级流水线中，第一级信号处理电路10522为1个，第二级信号处理电路10522为4个，第三级信号处理电路10522为4个。多通道数据任意互换电路10523有18个节点，数据位宽32位，传输速率为480Mb/s。数字信号成像处理的工作时钟为264MHz。

所述的多通道数据任意互换电路10523采用基于地址的任意数据互换，即：通过多通道数据任意互换电路10523在数据始发者和目标接收者之间建立临时的交换路径，使得数据直接由源地址到达目的地址。多通道数据任意互换电路10523包含状态判断模块和若干个FIFO交换模块。每一个FIFO交换模块与每一个信号处理电路连接，每个连接记为一个节点。

多通道数据任意互换电路10523的工作流程包含如下步骤：

步骤1、状态判断模块持续对多通道数据任意互换电路内部各个节点的FIFO交换模块进行判定，当发现某一个节点对应的FIFO交换模块有写入数据请求（写FIFO）时，将其地址读出，进行步骤2；

步骤2、状态判断模块判断读出地址所指向的目标节点的FIFO交换模块的读出数据（读FIFO）是否空闲，如果空闲，则进行步骤3，否则进行步骤1；

步骤3、多通道数据任意互换电路在需要写入数据的FIFO交换模块（写FIFO）和需要读出数据的FIFO交换模块（读FIFO）之间建立临时转输路径，将对应的读FIFO状态改为忙，开始直接数据传输，把写FIFO状态改为无请求进行步骤4；

步骤4、状态判断模块判断数据交换是否完成，如果完成，则停止传输数据，断开临时连接，记读FIFO为空闲，返回步骤1。

状态判断模块持续对多通道数据任意互换电路内部各个节点的FIFO交换模块进行判定，任意两个节点在做数据交换的同时，状态判断模块继续判断是否还有其他两个节点需要进行数据交换，如果有则同步开展数据交换。

所述的成像输出接口电路1053的输入端与流水分布式成像处理电路1052内部的ISAR成像处理电路10524的输出端相连接。ISAR成像处理电路10524的输出端将成像处理数据结果输出给成像输入接口电路1053，成像输出接口电路1053根据ISAR实时成像显示电路102的数据格式要求，进行数据格式转化，将转化后的数据传输给ISAR实时成像显示电路102。成像输出接口电路1053与成像处理控制电路1054相连接，系统控制电路103向成像处理控制电路1054发送控制信息，成像处理控制电路1054向成像输出接口电路1053发送控制信息，成像输出接口电路启动相应的工作状态。同时，成像输出接口电路1053将当前工作状态进行反馈，发送反馈信息给成像处理控制电路1054。

所述的成像处理控制电路1054负责控制数字信号成像处理电路105的协调工作。成像处理控制电路1054与数据吞吐电路1055、成像输出接口电路1053、流水分布式成像处理电路1052、数据合并转换电路1056和ISAR数据存储器1051相连接，传输控制信息给该五个电路，同时也接收该五个电路的反馈信息。成像处理控制电路1054与系统控制电路103相连接，接收系统控制电路103的控制信息，同时传输反馈信息给系统控制电路103。

所述的系统控制电路103负责整个高分辨率ISAR实时成像系统的各电路间的运行和相互之间的协调。系统控制电路103与射频收发链路101内部的接收机1014和发射机1013相互连接。系统控制电路103分别向接收机1014和发射机1013发送控制信息，同时系统控制电路103分别接收二者回传的反馈信息。系统控制电路103与高速模数转换器104相连接，系统控制电路103向高速模数转换器104发送控制信息，同时系统控制电路103接收高速模数转换器104回传的反馈信息。系统控制电路103与数字信号成像处理电路105内部的成像处理控制电路1054相连接，系统控制电路103向成像处理控制电路1054发送控制信息，同时系统控制电路103接收成像处理控制电路1054回传的反馈信息。系统控制电路103与ISAR实时成像处理电路10524相连接，系统控制电路103向ISAR实时成像处理电路10524发送控制信息，同时系统控制电路103接收ISAR实时成像处理电路10524回传的反馈信息。

所述的ISAR实时成像显示电路102作为该系统成像结果的最终显示电路。ISAR实时成像显示电路102与系统控制模块103相连接，ISAR实时成像显示电路102接收系统控制模块103的控制信号，根据控制信号给出相应的工作状态，并将工作状态反馈回系统控制模块103。ISAR实时成像显示电路102的输入端与数字信号成像处理模块105内部的成像输出接口电路1053的输出端相连接，ISAR实时成像显示电路102接收成像输出接口电路1053的数据，将数据进行实时显示。该模块实时显示直观的二维、三维成像图和关键数据显示。

本发明提供的高分辨率ISAR实时成像系统的工作范围为34GHz~36GHz，脉冲重复时间为20ms。发射机1013采用超宽带线型调频信号发生器，高速模数转换器104包含10个低速模数转换器1041，每个低速模数转换器1041的工作频率为50MHz，采样精度为10bit，脉压累积次数为512。信号处理电路10522采用数字信号处理器DSP，存储电路10521采用静态随机存储器SRAM，ISAR成像处理电路10524采用现场可编程门阵列FPGA。

本发明提供的高分辨率ISAR实时成像系统和各个电路的特点：

所述高分辨率ISAR实时成像系统带宽是超宽带的，具有较高的成像分辨率，其ISAR成像数据和成像结果是实时显示的。

所述发射天线和接收天线均是超宽带的天线。

所述发射机和接收机都是超宽带的，收发信号带宽超过当前普通的宽带雷达。所述发射机发射的信号是基于线性调频体制，信号为脉冲式的。该发射机信号具有超宽带、线性调频、脉冲式的特点。所述接收机基于相干体制，采用超外差接收方式，具有高灵敏度的特点。

所述高速模数转换器是基于多个低速模数转换器并联而成，具有高采样速度、低功耗、低工作时钟频率的特点。

所述数字信号成像处理电路将高速数据，转换为低速数据，将多个数据组合成电路数据组。所述电路数据组可根据需要将不同数量的数据进行合并。

所述数字信号处理过程采用三级流水线操作，分别完成脉压、包络对齐、聚焦和成像四步。硬件上，流水线操作电路采用分布式结构。四步运算算法均为运算量较小的算法。在包络对齐中截取数据，以减小数据运算量。方位成像采用基于频域快速相关算法。

所述数据交换采用的是基于地址的数据交换，以地址来确定数据传输，从而实现快速数据传输。

尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims (8)

1.一种高分辨率ISAR实时成像系统，其特征在于，该高分辨率ISAR实时成像系统包含：

射频收发链路（101），主要完成ISAR成像所需射频信号的产生、发射、接收及下变频；

高速模数转换器（104），其输入端电路连接所述的射频收发链路（101）的输出端，主要完成对射频收发链路输出的中频信号的采样，实现模拟信号向数字信号的快速转换；

数字信号成像处理电路（105），其输入端电路连接所述的高速模数转换电路（104）的输出端，主要是对数字信号进行后期处理，获得高分辨率的ISAR成像结果；

系统控制电路（103），其分别双向连接所述的射频收发链路（101）、高速模数转换器（104）和数字信号成像处理电路（105），负责整个系统的控制和各电路之间的协调工作；

ISAR实时成像显示电路（102），其输入端电路连接所述的数字信号成像处理电路（105）的输出端和系统控制电路（103），主要是完成数字信号ISAR成像处理结果的实时显示；

所述的高速模数转换器（104）包含N个并联的低速模数转换器（1041），N为任意自然数；

所述的数字信号成像处理电路（105）包含：

数据吞吐电路（1055），其输入端电路连接所述的高速模数转换器（104）的输出端，缓冲高速模数转换器（104）输入的数字信号；

数据合并转换电路（1056），其输入端电路连接所述的数据吞吐电路（1055）的输出端，将缓冲的数字信号进行数据合并，将高速小位宽的数据转化为低速大位宽的数据，用以降低后级流水分布式成像处理单元和ISAR数据存储单元的信号处理速度；

ISAR数据存储器（1051），其输入端电路连接数据合并转换电路（1056）的输出端，存储合并后的数据；

流水分布式成像处理电路（1052），其输入端电路连接所述的数据合并转换电路（1056）的输出端和ISAR数据存储器（1051）的输出端，按顺序完成距离脉压、包络对齐、自聚焦和方位成像；

成像输出接口电路（1053），其输入端电路连接所述的流水分布式成像处理电路（1052）的输出端，对成像处理数据进行格式转化后输出；

成像处理控制电路（1054），其电路连接所述的数据吞吐电路（1055）、数据合并转换电路（1056）、流水分布式成像处理电路（1052）和成像输出接口电路（1053），控制数字信号成像处理电路（105）的工作；

所述的射频收发链路（101）包含：

发射天线（1011）；

接收天线（1012）；

发射机（1013），发射机（1013）的输出端电路连接发射天线（1011）的输入端，发射机（1013）与系统控制电路（103）双向连接；

接收机（1014），接收机（1014）的输入端电路连接接收天线（1012）的输出端，接收机（1014）的输出端电路连接高速模数转换器（104）的输入端，接收机（1014）与系统控制电路（103）双向连接；

系统控制电路（103）发送控制信息给发射机（1013），发射机（1013）将状态反馈信息传输给系统控制电路（103），系统控制电路（103）发送控制信息给接收机（1014），接收机（1014）将状态反馈信息传输给接收机（1014），发射机（1013）产生超宽带、线性调频、脉冲式的射频信号输出给发射天线（1011），发射天线（1011）接收发射机（1013）产生的射频信号并发送出去，接收天线（1012）接收回波信号并传输给接收机（1014），接收机（1014）对接收到的回波信号进行相干处理，实现信号下变频后传输给高速模数转换器（104）；

射频收发链路（101）内部的接收机（1014）输出的中频信号与高速模数转换器（104）内部的每个低速模数转换器（1041）的输入端对应相连接；接收机（1014）向高速模数转换器（104）输出中频信号，高速模数转换器（104）对中频信号进行采样，转换成数字信号，并将该数字信号输出给数字信号成像处理电路（105）。

2.如权利要求1所述的高分辨率ISAR实时成像系统，其特征在于，所述的高速模数转换器（104）内部N个低速模数转换器（1041）采用的时钟周期相同，且顺序相邻的两个时钟之间的相位差均为2π/N。

3.如权利要求2所述的高分辨率ISAR实时成像系统，其特征在于，所述的数据吞吐电路（1055）包含N个先入先出堆栈（10551），所述的先入先出堆栈（10551）的数量与高速模数转换器（104）内部的低速模数转换器（1041）的数量相等，每个先入先出堆栈（10551）的输入端分别与高速模数转换器（104）内部的每个低速模数转换器（1041）的输出端相连接，即完成对模数转换采样数据的缓冲，每个先入先出堆栈（10551）的输出端与数据合并转换电路（1056）的输入端相连接。

4.如权利要求3所述的高分辨率ISAR实时成像系统，其特征在于，所述的数据合并转换电路（1056）针对数据吞吐电路（1055）的N个通道数据，选择对其中M个相邻通道进行数据合并，此时M个相邻通道的数据组成为一个数组单元；

当M=N时，数据合并转换电路（1056）对初始时刻前一级输入的N个数据进行合并，依次类推，对下一时刻的N个数据进行合并，所有的合并必须是按顺序进行；

当M>N时，数据合并转换电路（1056）对初始时刻前一级输入的N个数据和下一时刻N个数据中的前M-N个数据进行合并，剩余的2N-M个数据将与下个周期中的前2M-2N个数据进行合并，组成N个数据，依次类推，所有的合并是按顺序进行；

当M<N时，数据合并转换电路（1056）对初始时刻前一级输入的N个数据中的前M个数据进行合并，剩余的N-M个数据与下个周期中的前2M-N个数据进行合并，组成N个数据，依次类推，所有的合并是按顺序进行；

合并后的数据分别输出到ISAR数据存储器（1051）和流水分布式成像处理电路（1052）。

5.如权利要求4所述的高分辨率ISAR实时成像系统，其特征在于，所述的流水分布式成像处理电路（1052）包含：

ISAR成像处理电路（10524），其电路连接所述的数据合并转换电路（1056）的输出端，还连接ISAR数据存储器（1051），还分别与成像处理控制电路（1054）和成像输出接口电路（1053）双向连接，将大量的数据运算，发送给不同的信号处理模块，并接收成像处理数据结果；

若干信号处理模块，每个信号处理模块包含双向电路连接的信号处理电路（10522）和存储电路（10521），即可收可发数据，每个信号处理电路（10522）分别双向电路连接所述的ISAR成像处理电路（10524），即可收可发数据，相邻的信号处理模块中的信号处理电路（10522）之间双向电路连接，即可收可发数据，该信号处理模块对ISAR成像处理电路（10524）发送的数据进行运算处理；

多通道数据任意互换电路（10523），其双向电路连接每个信号处理模块中的信号处理电路（10522），即可收可发数据，实现任意两个信号处理模块之间的快速数据交换。

6.如权利要求5所述的高分辨率ISAR实时成像系统，其特征在于，所述的信号处理模块被划分为三级流水线，第一级流水线包含一个信号处理模块，第二级流水线包含a个信号处理模块，第三级流水线包含a个信号处理模块，a为自然数。

7.如权利要求6所述的高分辨率ISAR实时成像系统，其特征在于，所述的流水分布式成像处理电路的信号处理流程包含以下步骤：

步骤1、ISAR成像处理电路把待处理数据传输给第一级流水线上的信号处理模块；

步骤2、第一级流水线上的信号处理模块接收数据；

步骤3、第一级信号处理模块根据精度的要求，扩展将要处理的数据位数，实现信号处理数据精度的扩展；

步骤4、第一级信号处理模块对数据进行距离脉压运算，每处理一个单元数据记为1组；

步骤5、第一级信号处理模块判定累积的脉压数量是否达到L组，L为自然数，如果达到L组，则进行步骤6，否则继续进行距离脉压运算；

步骤6、第一级信号处理模块将累积脉压运算的L组数据分为a组，a为自然数，将a组数据分别传输给第二级流水线上的a个信号处理模块；

步骤7、第二级流水线上的信号处理模块分别接收步骤6中的a组数据，对接收到的数据进行处理；

步骤8、第二级流水线上的每个信号处理模块查找接收到数据的最大位置；

步骤9、每个第二级信号处理模块以最大数据为中心点，截取数据，完成包络对齐；

步骤10、每个第二级信号处理模块对包络对齐后的距离像截取；

步骤11、每个第二级信号处理模块将截取后的数据进行矩阵转秩；

步骤12、每个第二级信号处理模块将处理好的数据发送到对应的第三级信号处理模块；

步骤13、第三级流水线上的信号处理模块分别接收步骤12中的a组数据，对接收到的数据进行处理；

步骤14、每个第三级信号处理模块对数据进行多特显自聚焦；

步骤15、每个第三级信号处理模块采用基于频域快速相关算法对数据进行方位成像；

步骤16、每个第三级信号处理模块对数据进行归一化；

步骤17、每个第三级信号处理模块对数据进一步矩阵转秩；

步骤18、第三级流水线上的信号处理模块将数据传送回ISAR成像处理电路。

8.如权利要求7所述的高分辨率ISAR实时成像系统，其特征在于，所述的多通道数据任意互换电路（10523）采用基于地址的任意数据互换，多通道数据任意互换电路（10523）包含状态判断模块和若干个FIFO交换模块，每一个FIFO交换模块与每一个信号处理电路连接，每个连接记为一个节点；

多通道数据任意互换电路（10523）的工作流程包含如下步骤：

步骤1、状态判断模块持续对多通道数据任意互换电路内部各个节点的FIFO交换模块进行判定，当发现某一个节点对应的FIFO交换模块有写入数据请求时，将其地址读出，进行步骤2；

步骤2、状态判断模块判断读出地址所指向的目标节点的FIFO交换模块的读出数据是否空闲，如果空闲，则进行步骤3，否则进行步骤1；

步骤3、多通道数据任意互换电路在需要写入数据的FIFO交换模块和需要读出数据的FIFO交换模块之间建立临时转输路径，将对应的需要读出数据的FIFO交换模块状态改为忙，开始直接数据传输，把需要写入数据的FIFO交换模块状态改为无请求进行步骤4；

步骤4、状态判断模块判断数据交换是否完成，如果完成，则停止传输数据，断开临时连接，记需要读出数据的FIFO交换模块为空闲，返回步骤1。