CN104101824B - 监控图形晶片栅极氧化层表面的方法 - Google Patents
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Abstract
本发明的监控图形晶片栅极氧化层表面的方法,包括:提供一半导体衬底,所述半导体衬底上形成有一栅极氧化层;探测所述栅极氧化层上多个格点的表面信息,得到所述表面信息的分布、平均值和标准偏差;以及根据所述表面信息的平均值和标准偏差,判断所述栅极氧化层的生长工艺是否稳定。所述表面信息为功函数和/或表面电势。本发明监控图形晶片栅极氧化层表面的方法,使用电学检测的方法,检测栅极氧化层表面的功函数和表面电势,检测的表面信息既可以用于栅极氧化层的日常监控,也可以用于快递筛选具备优异品质的栅极氧化层的图形晶片,弥补了传统检测方法的不足。
Description
技术领域
本发明涉及半导体技术领域,特别是涉及一种监控图形晶片栅极氧化层表面的方法。
背景技术
随着超大规模集成电路(VLSI)和特大规模集成电路(ULSI)的飞速发展,MOS器件的尺寸不断地减小。为增加器件的反应速度、提高驱动电流与存储电容的容量,器件中栅极氧化层的厚度不断地降低。然而,随之而来的两个问题成为了阻碍集成电路进一步发展的重要因素:击穿和漏电。
在器件尺寸等比例缩小的同时,工作电压却没有相应地等比缩小,从而使薄栅极氧化层中的电场强度增大,器件的击穿电压降低;另一方面,栅极氧化层中存在缺陷、表面不均匀等,会出现局部电场集中,容易产生内部放电而形成许多导电通道,同样降低击穿电压。而漏电流的产生往往与栅极氧化层中的带电杂质有关。在栅极氧化层中存在正电荷的情况下,当栅极氧化层厚度不均匀时,在较薄区域内的局部电场很强,使得势垒尖端的厚度变薄,在负栅电压时即会产生隧道电流(电子从多晶硅或者金属栅极流向半导体),从而形成漏电流。
由于对栅极氧化层品质的要求提高,传统的监控栅极氧化层的方式已经不能满足超大规模集成电路和特大规模集成电路的需求。例如,一种传统的监控栅极氧化层的方式是测量无图形晶片的表面电荷和扩散长度(Diffusion Length);或是使用光学的方法检测图形晶片(Pattern Wafer)的表面缺陷。由于传统检测方法的局限性,图形片的表面微观性质无法被监测,不能完全监控栅极氧化层的品质变化,因此,提供一种监控图形晶片栅极氧化层表面的方法是本领域技术人员亟待解决的一个技术问题。
发明内容
本发明的目的在于,提供一种监控图形晶片栅极氧化层表面的方法,解决现有技术中检测方法的局限性。
为了达到上述目的,本发明提供一种监控图形晶片栅极氧化层表面的方法,其特征在于,包括:
提供一半导体衬底,所述半导体衬底上形成有一栅极氧化层;
探测所述栅极氧化层上多个格点的表面信息,得到所述表面信息的分布、平均值和标准偏差;以及
根据所述表面信息的平均值和标准偏差,判断所述栅极氧化层的生长工艺是否稳定。
进一步的,探测所述栅极氧化层上多个格点的表面信息,得到所述表面信息的分布、平均值和标准偏差的具体步骤包括:
在所述栅极氧化层表面选定多个格点;
测定每一格点的所述表面信息;
得到所述栅极氧化层的所述表面信息的分布;
根据所述表面信息的分布获得所述表面信息的平均值和标准偏差。
进一步的,判断所述栅极氧化层的生长工艺是否稳定的具体步骤为:
预先设定第一参考范围、第二参考范围;
判断所述表面信息的平均值是否在所述第一参考范围的范围内,同时判断所述表面信息的标准偏差是否在所述第二参考范围的范围内;
所述表面信息的平均值在所述第一参考范围的范围内,并且所述表面信息的标准偏差在所述第二参考范围的范围内,判断所述栅极氧化层生长工艺稳定,否则,所述栅极氧化层生长工艺不稳定。
进一步的,所述第一参考范围、第二参考范围依据所述栅极氧化层完整性设定。
进一步的,所述表面信息包括功函数和/或表面电势。
进一步的,所述半导体衬底包括N阱、P阱、输入/输出阱,浅沟槽隔离结构。
进一步的,所述栅极氧化层覆盖整个所述半导体衬底。
进一步的,所述栅极氧化层的厚度为
与现有技术相比,本发明提供的监控图形晶片栅极氧化层表面的方法具有如下有益效果:
本发明提供的监控图形晶片栅极氧化层表面的方法,包括:提供一半导体衬底,所述半导体衬底上形成有一栅极氧化层;探测所述栅极氧化层上多个格点的表面信息,得到所述表面信息的分布、平均值和标准偏差;以及根据所述表面信息的平均值和标准偏差,判断所述栅极氧化层的生长工艺是否稳定。所述表面信息为功函数和/或表面电势。本发明监控图形晶片栅极氧化层表面的方法,使用电学检测的方法,检测栅极氧化层表面的功函数和表面电势,检测的表面信息既可以用于栅极氧化层的日常监控,也可以用于快递筛选具备优异品质的栅极氧化层的图形晶片,弥补了传统检测方法的不足。
附图说明
图1为本发明一实施例中监控图形晶片栅极氧化层表面的方法的流程图;
图2为本发明一实施例中监控图形晶片栅极氧化层表面的方法的示意图;
图3为本发明一实施例中判断栅极氧化层生长工艺是否稳定的流程图。
具体实施方式
下面将结合示意图对本发明的监控图形晶片栅极氧化层表面的方法进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明,而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
为了清楚,不描述实际实施例的全部特征。在下列描述中,不详细描述公知的功能和结构,因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中,必须做出大量实施细节以实现开发者的特定目标,例如按照有关系统或有关商业的限制,由一个实施例改变为另一个实施例。另外,应当认为这种开发工作可能是复杂和耗费时间的,但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于,提供的监控图形晶片栅极氧化层表面的方法,包括:提供一半导体衬底,所述半导体衬底上形成有一栅极氧化层;探测所述栅极氧化层上多个格点的表面信息,得到所述表面信息的分布、平均值和标准偏差;以及根据所述表面信息的平均值和标准偏差,判断所述栅极氧化层的生长工艺是否稳定。所述表面信息为功函数和/或表面电势。本发明监控图形晶片栅极氧化层表面的方法,使用电学检测的方法,检测栅极氧化层表面的功函数和表面电势,检测的表面信息既可以用于栅极氧化层的日常监控,也可以用于快递筛选具备优异品质的栅极氧化层的图形晶片,弥补了传统检测方法的不足。
具体的,结合上述核心思想,本发明提供的监控图形晶片栅极氧化层表面的方法,具体流程图请参考图1,其包括如下步骤为:
执行步骤S1,提供一半导体衬底,所述半导体衬底上形成有一栅极氧化层。
在所述步骤S1中,参考图2所示,所述半导体衬底40包括N阱41、P阱42、输入/输出阱43,浅沟槽隔离结构44,所述栅极氧化层3覆盖整个所述半导体衬底40。所述栅极氧化层3的厚度在本实施例中,以所述栅极氧化层3的厚度为为例进行说明。
执行步骤S2,探测所述栅极氧化层上多个格点的表面信息,得到所述表面信息的分布、平均值和标准偏差。
在所述步骤S2中,得到所述表面信息的分布、平均值和标准偏差的具体步骤包括:参考图2所示,在所述栅极氧化层3表面选定多个格点;测定每一格点的所述表面信息20;得到所述栅极氧化层3的所述表面信息20的分布;根据所述表面信息的分布获得所述表面信息20的平均值和标准偏差。
本发明在实施过程中,用一探针1位于所述栅极氧化层3表面的某一格点上方,所述探针1与所述栅极氧化层3之间外加一偏压,所述探针1就可以得到所述格点的的表面信息20,较佳的,所述表面信息20包括功函数(WorkFunction)21和/或表面电势(SurfacePotentials)22。所述功函数21表示所述栅极氧化层3中所述格点位置处的电子从所述栅极氧化层3的内部溢出到所述栅极氧化层3的表面所需要的能量,所述表面电势22表示所述栅极氧化层3中所述格点位置处的电位与所述探针1之间的电位差值。在本实施例中,以所述表面信息20为所述表面电势22进行说明。
所述探针1在所述栅极氧化层上选取多个格点,得到多个格点的所述表面信息20,即得到所述栅极氧化层3的所述表面信息20的分布。取所述表面信20的分布的平均值以及标准偏差,即得到所述栅极氧化层3的表面信息的平均值以及标准偏差。本发明的实施例使用电学检测的方法,检测所述栅极氧化层3表面的功函数21和表面电势22,可以得到所述栅极氧化层3的微观的表面信息20,具有更高的分辨率。
例如,在本实施例中,探测4个格点,探测到的所述表面电势22为2.2V、2.3V、2.5V、2.4V,上述表面电势22的值并不限于上述范围,此处只是由于举例说明。
执行步骤S3,根据所述表面信息的平均值和标准偏差,判断所述栅极氧化层的生长工艺是否稳定。
在所述步骤S3中,判断所述栅极氧化层的生长工艺是否稳定的具体步骤为:参考图3所示,在本实施例中,所述步骤S3包括子步骤S310、S321、S322、S331以及S332:
进行步骤S310:预先设定第一参考范围、第二参考范围,本发明中的所述第一参考范围、第二参考范围是依据半导体制造工艺中的栅极氧化层完整性设定的。在本实施例中,所述第一参考范围所述第二参考范围上述的第一参考范围和第二参考范围的值并不限于上述范围,此处只是由于举例说明。
进行步骤S321:将步骤S2中获得的所述表面信息20的平均值与所述第一参考范围进行比较,判断所述表面信息20的平均值是否在所述第一参考范围的范围内。当所述表面信息20的平均值不在所述第一参考范围的范围内,则进行步骤S322,即所述栅极氧化层3的生长工艺不稳定;所述表面信息20的平均值在所述第一参考范围的范围内,则进行步骤S322。例如,在本实施例中,所述表面电势22的平均值为2.35,在所述第一参考范围内,则进行步骤S322。
进行步骤S322:将步骤S2中获得的所述表面信息的20标准偏差与所述第二参考范围进行比较,判断所述表面信息20的标准偏差是否在所述第二参考范围的范围内。当所述表面信息20的标准偏差不在所述第二参考范围的范围内,则进行步骤S322,即所述栅极氧化层3的生长工艺不稳定;当所述表面信息20的标准偏差在所述第二参考范围的范围内,则进行步骤S321,即所述栅极氧化层3的生长工艺是稳定的。例如,在本实施例中,所述表面电势22的标准偏差为0.13,在所述第二参考范围的范围内,则进行步骤S321,即所述栅极氧化层3的生长工艺是稳定的。
在本实施例中,在步骤S3中,将所述子步骤S321和所述子步骤S322的顺序进行调换亦可以实现本发明。
在本实施例中,所述表面信息20为所述表面电势22,但是在本发明的其它实施例中,所述表面信息20还可以为功函数21,或者,所述表面信息20还可以包括功函数21和所述表面电势22两种信息,根据本发明的上述描述,此为本领域的技术人员可以理解的,在此不作赘述。
综上所述,本发明提供的监控图形晶片栅极氧化层表面的方法,包括:提供一半导体衬底,所述半导体衬底上形成有一栅极氧化层;探测所述栅极氧化层上多个格点的表面信息,得到所述表面信息的分布、平均值和标准偏差;以及根据所述表面信息的平均值和标准偏差,判断所述栅极氧化层的生长工艺是否稳定。所述表面信息为功函数和/或表面电势。本发明监控图形晶片栅极氧化层表面的方法,使用电学检测的方法,检测栅极氧化层表面的功函数和表面电势,检测的表面信息既可以用于栅极氧化层的日常监控,也可以用于快递筛选具备优异品质的栅极氧化层的图形晶片,弥补了传统检测方法的不足。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (6)
1.一种监控图形晶片栅极氧化层表面的方法,其特征在于,包括:
提供一半导体衬底,所述半导体衬底上形成有一栅极氧化层;
探测所述栅极氧化层上多个格点的表面信息,得到所述表面信息的分布、平均值和标准偏差,所述表面信息包括功函数和/或表面电势;以及
根据所述表面信息的平均值和标准偏差,判断所述栅极氧化层的生长工艺是否稳定;
判断所述栅极氧化层的生长工艺是否稳定的具体步骤为:
预先设定第一参考范围、第二参考范围;
判断所述表面信息的平均值是否在所述第一参考范围的范围内,并判断所述表面信息的标准偏差是否在所述第二参考范围的范围内;
所述表面信息的平均值在所述第一参考范围的范围内,并且所述表面信息的标准偏差在所述第二参考范围的范围内,判断所述栅极氧化层生长工艺稳定,否则,所述栅极氧化层生长工艺不稳定。
2.如权利要求1所述的监控图形晶片栅极氧化层表面的方法,其特征在于,所述探测所述栅极氧化层上多个格点的表面信息,得到所述表面信息的分布、平均值和标准偏差的具体步骤包括:
在所述栅极氧化层表面选定多个格点;
测定每一格点的所述表面信息;
得到所述栅极氧化层的所述表面信息的分布;
根据所述表面信息的分布获得所述表面信息的平均值和标准偏差。
3.如权利要求1所述的监控图形晶片栅极氧化层表面的方法,其特征在于,所述第一参考范围、第二参考范围依据所述栅极氧化层完整性设定。
4.如权利要求1所述的监控图形晶片栅极氧化层表面的方法,其特征在于,所述半导体衬底包括N阱、P阱、输入/输出阱以及浅沟槽隔离结构。
5.如权利要求4所述的监控图形晶片栅极氧化层表面的方法,其特征在于,所述栅极氧化层覆盖整个所述半导体衬底。
6.如权利要求4所述的监控图形晶片栅极氧化层表面的方法,其特征在于,所述栅极氧化层的厚度为
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5548224A (en) * | 1995-01-20 | 1996-08-20 | Vlsi Technology, Inc | Method and apparatus for wafer level prediction of thin oxide reliability |
US6037797A (en) * | 1997-07-11 | 2000-03-14 | Semiconductor Diagnostics, Inc. | Measurement of the interface trap charge in an oxide semiconductor layer interface |
US6077719A (en) * | 1997-07-24 | 2000-06-20 | Matsushita Electronics Corporation | Semiconductor device evaluation method, method of controlling the semiconductor device production processes and recording medium |
CN1466184A (zh) * | 2002-06-04 | 2004-01-07 | �����ɷ� | 直接计算金氧半场效晶体管界面缺陷量的方法 |
CN1490861A (zh) * | 2002-10-17 | 2004-04-21 | 联华电子股份有限公司 | 监测氧化层品质的方法 |
CN101728293A (zh) * | 2009-11-10 | 2010-06-09 | 上海宏力半导体制造有限公司 | Mos晶体管器件栅氧化层完整性测试的方法 |
CN102800607A (zh) * | 2012-08-29 | 2012-11-28 | 上海宏力半导体制造有限公司 | 提高制程能力的方法 |
CN103824771A (zh) * | 2012-11-16 | 2014-05-28 | 中芯国际集成电路制造(上海)有限公司 | 栅氧化层的形成方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7107158B2 (en) * | 2003-02-03 | 2006-09-12 | Qcept Technologies, Inc. | Inspection system and apparatus |
-
2014
- 2014-07-24 CN CN201410356373.2A patent/CN104101824B/zh active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5548224A (en) * | 1995-01-20 | 1996-08-20 | Vlsi Technology, Inc | Method and apparatus for wafer level prediction of thin oxide reliability |
US6037797A (en) * | 1997-07-11 | 2000-03-14 | Semiconductor Diagnostics, Inc. | Measurement of the interface trap charge in an oxide semiconductor layer interface |
US6077719A (en) * | 1997-07-24 | 2000-06-20 | Matsushita Electronics Corporation | Semiconductor device evaluation method, method of controlling the semiconductor device production processes and recording medium |
CN1466184A (zh) * | 2002-06-04 | 2004-01-07 | �����ɷ� | 直接计算金氧半场效晶体管界面缺陷量的方法 |
CN1490861A (zh) * | 2002-10-17 | 2004-04-21 | 联华电子股份有限公司 | 监测氧化层品质的方法 |
CN101728293A (zh) * | 2009-11-10 | 2010-06-09 | 上海宏力半导体制造有限公司 | Mos晶体管器件栅氧化层完整性测试的方法 |
CN102800607A (zh) * | 2012-08-29 | 2012-11-28 | 上海宏力半导体制造有限公司 | 提高制程能力的方法 |
CN103824771A (zh) * | 2012-11-16 | 2014-05-28 | 中芯国际集成电路制造(上海)有限公司 | 栅氧化层的形成方法 |
Also Published As
Publication number | Publication date |
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