CN104051381B - 用于改善电迁移的球下金属结构及其形成方法 - Google Patents
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Abstract
本发明公开了用于改善电迁移的球下金属结构及其形成方法。一种互连结构包括其中具有电部件的衬底以及与用于所述衬底中的电部件的接触焊盘相接触的凸点下金属结构(UBM)叠层。该UBM叠层包括与用于所述电部件的接触焊盘直接接触的金属粘合层、与该金属粘合层直接接触的铜(Cu)种子层、与所述铜(Cu)种子层直接接触的第一镍(Ni)阻挡层、以及具有位于所述第一镍(Ni)阻挡层上的至少一个铜(Cu)导体层和至少一个第二镍(Ni)阻挡层的分层结构。焊料球可以位于第二镍(Ni)阻挡层上。
Description
技术领域
本公开一般地涉及互连结构及其制造方法。
背景技术
焊料凸点(solder bump)具有很长的生产历史。焊料凸点工艺变化已经降低了制造成本,拓宽了倒装芯片的适用性,并且使得焊料凸点式管芯和晶片能从若干商业市场供应商处获得。在某些示例中,焊料凸点倒装芯片工艺被认为具有如下四个顺序步骤:(1)准备晶片以用于制作焊料凸点,(2)形成或放置焊料凸点,(3)将具有凸点的管芯附接至板、衬底或载体,以及(4)使用粘合剂底部填充来完成装配。
发明内容
在一个实施例中,本公开提供了一种互连结构,包括其中具有电部件的衬底以及与用于该电部件的接触焊盘相接触的凸点下金属结构(under-bump metallurgy,UBM)叠层。在一个实施例中,UBM叠层包括与用于电部件的接触焊盘直接接触的金属粘合层以及与该金属粘合层直接接触的铜(Cu)种子层。在某些实施例中,第一镍(Ni)阻挡层与Cu种子层直接接触,而第一Cu导体层则位于第一Ni阻挡层上。第二Ni阻挡层可以位于第一Cu导体层上。焊料球可以位于第二Ni阻挡层上。
在另一实施例中,本公开提供了一种互连结构,包括其中具有电部件的衬底以及与用于该电部件的接触焊盘相接触的凸点下金属结构(UBM)叠层。该UBM叠层包括与用于电部件的接触焊盘直接接触的金属粘合层以及与金属粘合层直接接触的Cu种子层。UBM叠层还包括由从镍(Ni)、钛(Ti)、钴(Co)及其组合组成的组中选出的金属构成的阻挡层。阻挡层与Cu种子层直接接触。包括至少一个含Cu导体层的导体叠层可以位于阻挡层上。焊料球位于该导体叠层上。
在另一实施例中,本公开提供一种形成互连结构的方法。在一个实施例中,所述方法可以从在用于位于衬底中的电部件的接触焊盘上形成UBM叠层开始。形成UBM叠层可以从在用于电部件的接触焊盘上形成金属粘合层开始。Cu种子层可以在该金属粘合层上形成。第一Ni阻挡层随后可被形成为与Cu种子层直接接触。第一Ni阻挡层保护Cu种子层不与随后形成的金属层的元素反应。随后可在第一Ni阻挡层上形成第一Cu导体层,并可在第一Cu导体层上形成第二Ni阻挡层。焊料球可在第二Ni阻挡层上形成。
在又一方面,提供了一种降低互连部的UBM叠层中Cu种子层的消耗的方法。在某些实施例中,所述方法从在用于位于衬底中的电部件的接触焊盘上提供金属粘合层开始。Cu种子层随后可在该金属粘合层上形成。Ni阻挡层可以在该Cu种子层上直接形成。可以在Ni阻挡层上形成包括至少一个含Cu导体层的导体叠层。可以在该导体叠层上形成焊料球。当200毫安到1安的电流流过该UBM叠层时,Ni阻挡层阻止来自焊料球的金属元素与Cu种子层反应。
在又一个实施例中,提供了一种互连结构,其包括其中具有电部件的衬底。凸点下金属结构(UBM)叠层与用于位于衬底上的电部件的接触焊盘相接触。UBM叠层包括与用于电部件的接触焊盘直接接触的金属粘合层、与金属粘合层直接接触的铜(Cu)种子层、以及与铜(Cu)种子层直接接触的镍(Ni)阻挡层。焊料球与镍(Ni)阻挡层直接接触。在某些实施例中,镍(Ni)阻挡层包括从由镍(Ni)、钛(Ti)、钴(Co)及其组合组成的组中选出的合金元素。
附图说明
作为示例给出而非将所公开的结构和方法仅限于此的下面的详细描述将结合附图得到最佳理解,附图中类似的参考编号指代类似的元素和部分,并且其中:
图1是根据本公开在用于位于衬底上的电部件的接触焊盘上形成UBM叠层的一个实施例的截面侧视图。
图2是根据本公开在图1描绘的UBM叠层上形成焊料球的一个实施例的截面侧视图。
图3A是在电迁移测试之后包括具有TiW层、Cu种子层、Cu导体层、Ni阻挡层和焊料球的UBM叠层的互连部的光学截面。
图3B是图3A描绘的互连部的UBM叠层和衬底之间的界面的放大光学视图。
图4A是在电迁移测试之后包括具有TiW层、Cu种子层、第一Ni阻挡层、Cu导体层、第二Ni阻挡层和焊料球的UBM叠层的互连部的光学截面。
图4B是图4A描绘的互连部的UBM叠层和衬底之间的界面的放大光学视图。
具体实施方式
在此公开了本公开的详细实施例;然而,将会理解公开的实施例仅是示例性的并且能够以各种形式具体化。此外,结合各实施例给出的每个示例旨在例示而非限制。此外,附图无需按比例绘制,并且可以夸大某些特征以示出特定部件的细节。因此,在此公开的具体结构和功能细节不应被解释为限制,而仅仅是教导本领域技术人员以各种方式利用本公开的实施例的代表性基础。为了其后的描述,术语"上"、"下"、"垂直"、"水平"、"顶"、"底"及其派生词应该与本公开的实施例相关,因为其在附图中定向。
本公开的实施例涉及互连结构及其制造方法。传统上已经使用诸如C4(受控塌陷芯片连接)凸点的焊料凸点(也被称为“焊料球”)将芯片结合至芯片载体。在此使用的术语“焊料”指被熔化并在随后能够冷却以将两个或更多个金属表面接合在一起的任何金属、金属合物或合金。一般而言,焊料的熔化温度在150℃至300℃的范围内。焊料凸点可以是结合至半导体器件的接触区、互连线或焊盘的焊料小球(焊料球)。在某些实施例中,焊料凸点可由无铅焊料混合物或铅锡焊料制成。
凸点下金属结构(UBM)(也被称为“球限制金属结构(BLM)”)是限定焊料球和焊料球要与之电连接的部件之间的焊接连接的大小和区域的焊料可润湿端子金属结构。UBM将焊料球的流动限制到期望区域。在某些实施例中,UBM提供至芯片配线的粘合和接触。在某些示例中,UBM可以包括粘合层、阻挡层和传导层,其中传导层使用焊料凸点提供用于线结构的器件后端与要被连接至所述线结构的器件后端的电结构之间互连的路径。粘合层、阻挡层和传导层提供用于器件和芯片之间互连的路径。粘合层可以是诸如钛(Ti)或钛(Ti)和钨(W)的合金的金属。阻挡层可由镍(Ni)构成。主传导层典型地是铜(Cu)。典型地镀覆UBM层(plated UBM layer)可由包括溅射Ti和W合金层、溅射Cu层、镀覆Ni层和镀覆Cu层的金属叠层构成。这一工艺包括铜种子层的减法蚀刻。在此工艺中,顶部铜层的一部分可由湿法蚀刻工艺蚀刻。在需要改善电迁移时,在2微米的镍之下引入Cu层以改善电流分布并降低峰值电流密度。随后,先镀覆10微米厚的Cu层,然后是2微米的Ni层,以及顶部Cu层。这一结构的限制之一在于,在严苛的电迁移测试中,整个铜厚度可能会被消耗,从而导致由高电阻或开路引起的故障。一种潜在的解决方案是将Cu柱的厚度增加至大于20微米。以此方式,焊料在碰到凸点下金属结构的底部处的界面之前100%反应。这些厚度的Cu柱系统导致极硬的互连部,而这可能会在制造过程的传统粘附和回流工艺期间产生白凸点。
在某些实施例中,在此公开的方法和结构引入Ni阻挡层作为UBM叠层的底层。通过引入Ni阻挡层代替典型由Cu构成的层,提供了抵抗电迁移的更强的阻挡物。更具体地,Ni具有比Cu低的反应速率,由此在Cu基座已被消耗并转化成包括来自焊料球的锡(Sn)的金属间化合物的情况下创建强的阻挡物。
图1描绘了形成与用于位于衬底中(或衬底上)的电部件的接触焊盘相接触的UBM叠层的一个实施例。具体地,图1示出的该实施例包括铝层10、钝化层12和聚酰亚胺层14。铝层10提供通往可以位于衬底(未示出)中(或衬底上)的电部件的线路的一个示例。在某些实施例中,铝层10可以与位于衬底中的线路结构、过孔、半导体器件、存储器器件、二极管、电容器和其他电器件电连通。在一个实施例中,衬底的基材可以是提供半导体晶片的任何材料,诸如硅(Si)、应变Si、碳掺杂硅(Si:C)、硅锗(SiGe)、碳掺杂硅锗(SiGe:C)、Si合金、锗(Ge)、Ge合金、砷镓(GaAs)、铟砷(InAs)、铟磷(InP)、以及其他III/V和II/VI族化合物半导体。在另一实施例中,衬底可以是陶瓷材料。
铝层10仅是UBM叠层100可与其接触的电部件的金属结构组成的一个示例。例如,代替由铝构成,由参考编号10标识的传导构造可由其他金属构成,诸如钨(W)、铂(Pt)、铜(Cu)、银(Ag),或由导电掺杂半导体材料构成。铝层10可以是由诸如电镀或溅射之类的工艺形成的沉积层。
仍然参见图1,钝化层12可以位于铝层10上。钝化层12可由氧化物、氮化物或氮氧化物电介质构成。在某些示例中,在钝化层12由氧化物构成的情况下,钝化层12可由二氧化硅(SiO2)或二氧化铪(HfO2)构成。在某些其他示例中,在钝化层12由氮化物构成的情况下,钝化层12可由氮化硅(Si3N4)构成。在某些其他示例中,在钝化层12由氮氧化物组成的情况下,钝化层12可由氮氧化硅构成。钝化层12可以通过沉积工艺形成,诸如溶液旋涂、溶液喷涂、化学气相沉积(CVD)、等离子增强的CVD(PECVD)、蒸发、及其组合。
在某些实施例中,聚酰亚胺层14是位于钝化层12上的有机钝化层。在一个示例中,提供聚酰亚胺层14的有机钝化层是苯并环丁烯(BCB)。在另一示例中,提供聚酰亚胺层14的有机钝化层是光敏聚酰亚胺。注意到如果能够具有使其适于作为应力缓冲钝化层以通过消除在封装操作期间引入的应力来改善器件可靠性的有用机械性质,则其他材料也适于在聚酰亚胺层14中使用。聚酰亚胺层14可以通过沉积工艺形成,诸如溶液旋涂、溶液喷涂、化学气相沉积(CVD)、等离子增强的CVD(PECVD)、蒸发、及其组合。在某些实施例中,聚酰亚胺层14可以具有从5微米到15微米的厚度。在一个示例中,聚酰亚胺层14具有7微米的厚度。在另一示例中,聚酰亚胺层14在用作应力缓冲钝化层时可以具有从12微米到20微米的厚度。
本领域技术人员将理解的是,由参考编号10、12和14标识的各层可以包括材料层的其他组合。由此,本公开不应被限于仅仅是在图1例示的示例层中描绘的材料和组合。
仍然参见图1并且在某些实施例中,使用光刻和蚀刻工艺形成穿过钝化层12和聚酰亚胺层14的沟槽以暴露铝层10的一部分。例如,可以将诸如光致抗蚀剂掩模的蚀刻掩模应用到聚酰亚胺层14和钝化层12的一些部分之上,其中这些部分要被移除以形成沟槽并暴露铝层10的要与随后形成的凸点下金属结构(UBM)叠层相接触的部分。更具体地,通过在要蚀刻的表面涂覆光致抗蚀剂,将光致抗蚀剂暴露于辐射图案,并在随后利用光致抗蚀剂显影剂将该图案显影到光致抗蚀剂,从而在聚酰亚胺层14上产生图案化的蚀刻掩模。一旦完成光致抗蚀剂的图案化,由光致抗蚀剂构成的蚀刻掩模所覆盖的部分得到保护,而由蚀刻掩模中的开口暴露的下层结构使用选择性蚀刻工艺被移除。在此使用的关于材料移除工艺的术语“选择性”指的是向其应用材料移除工艺的结构中的第一材料的材料移除率要大于至少另一材料的移除率。例如,第一材料可以相对于第二材料以大于100:1的选择性而被移除。用于形成沟槽的蚀刻工艺也可以是各向异性的。在此使用的“各向异性蚀刻工艺”指的是在正交于待蚀刻表面的方向上的蚀刻速率要远大于平行于待蚀刻表面的方向上的蚀刻速率的材料移除工艺。适合用于形成沟槽的各向异性蚀刻工艺的示例包括但不限于反应离子刻蚀(RIE)、离子束蚀刻、等离子蚀刻和/或激光消融。反应离子刻蚀(RIE)是等离子蚀刻的一种形式,其中待蚀刻表面可被置于RF供电电极上,并具有朝向待蚀刻表面加速从等离子体中提取的蚀刻物质的电势,其中化学蚀刻反应在正交于被蚀刻表面的方向上进行。在一个实施例中,蚀刻工艺移除由蚀刻掩模选择性暴露的聚酰亚胺层14部分和钝化层12部分。在某些实施例中,铝层10的一部分也可由蚀刻工艺移除,但是该蚀刻处理在基本上蚀刻穿透铝层10之前终止。在某些实施例中,利用端点检测来确定用于形成沟槽的蚀刻处理是否已暴露了铝层10。
通向铝层10的沟槽典型地表明用于位于衬底中的电部件的接触焊盘的尺寸。在某些实施例中,穿过聚酰亚胺层14和钝化层12而形成的沟槽具有10微米到100微米范围的宽度(例如,直径)。在另一实施例中,穿过聚酰亚胺层14和钝化层12形成的沟槽具有25微米到75微米范围的宽度。在一例中,沟槽具有大约50微米的宽度。沟槽高度与开口宽度的高宽比典型地约为1:1,例如在0.75:1至1.5:1的范围内。在一例中,用于填充沟槽的高宽比(厚度与开口之比)可以是0.5:1。由沟槽提供的到铝层10的开口可以取决于被镀覆的焊料凸点(C4)的大小,并且在某些实施例中可以针对某些先进应用而减小至约25微米或10微米的宽度。注意到上述尺寸的提供仅出于例示目的而非旨在限制本公开,这是因为已经考虑了其他尺寸并且它们可等同适用于在此公开的方法和结构。
仍然参见图1,沟槽由形成凸点下金属结构(UBM)叠层的若干不同层填充,该UBM叠层100位于用于衬底内的电部件的接触焊盘上。UBM叠层100的多个层可以使用溅射和镀覆技术形成。在一个实施例中,UBM叠层100包括与连接到电部件的接触焊盘直接接触的金属粘合层16(例如钛钨(TiW)层),以及与该金属粘合层16直接接触的铜(Cu)种子层17。术语“直接接触”指的是诸如第一结构的第一元件与诸如第二结构的第二元件在这两个元件的界面处不经任何中间传导、绝缘或半导体层而相连。术语“在...上”或“位于...上”指的是诸如第一结构的第一元件呈现在诸如第二结构的第二元件上,其中诸如界面结构(例如,交界层)的居间元件可以位于第一元件和第二元件之间。UBM叠层100还包括与Cu种子层17直接接触的第一镍(Ni)阻挡层18、与第一Ni阻挡层18直接接触的第一铜(Cu)导体层20、以及位于第一铜导体层20上的第二镍(Ni)阻挡层22。在某些示例中,UBM叠层100还可以包括位于第二镍(Ni)阻挡层22上的第二铜(Cu)导体层24。
在某些实施例中,金属粘合层16被形成为与用于位于衬底上或内的电部件的接触焊盘直接接触。金属粘合层16可由钛钨(TiW)合金、铬铜(Cr-Cu)合金、或者包括钽(Ta)、铬(Cr)、铜(Cu)、钛(Ti)或钨(W)中的至少一种的具有粘合性质的其他合金构成。在图1描绘的示例中,金属粘合层16由与通过沟槽暴露的铝层10部分直接接触的钛钨(TiW)合金层构成。在一个实施例中,钛钨(TiW)层由5at.%至50at.%的钛(Ti)和95at.%至50at.%的钨(W)构成。
金属粘合层16典型地使用诸如溅射的物理气相沉积法沉积。在此使用的“溅射”指的是一种在半导体表面上沉积材料膜的方法。期望材料的靶(即,源)由例如离子的微粒轰击,微粒将原子撞出靶,由此在沉积表面上沉积被逐出的靶材料。适于沉积金属粘合层16的溅射技术的示例包括但不限于DC二极管溅射(也被称为“DC溅射”)、
射频(RF)溅射、磁控管溅射以及离子化金属等离子(IMP)溅射。在一个实施例中,金属粘合层16具有从至范围内的厚度。在另一实施例中,金属粘合层16具有从至范围内的厚度。在又一实施例中,金属粘合层16具有从至范围内的厚度。
Cu种子层17可被形成为与金属粘合层16直接接触。Cu种子层17可由95at.%或更多的Cu构成。在一例中,Cu种子层17是97at.%或更多的Cu。在又一例中,Cu种子层17由100at.%的Cu构成。Cu种子层17典型地使用诸如溅射的物理气相沉积(PVD)法沉积。适于沉积Cu种子层17的溅射技术的示例包括但不限于DC二极管溅射(也被称为DC溅射)、射频(RF)溅射、磁控管溅射以及离子化金属等离子(IMP)溅射。Cu种子层17可以具有从至范围内的厚度。在另一实施例中,Cu种子层17具有从至范围内的厚度。在一例中,Cu种子层17具有从至范围内的厚度。
第一Ni阻挡层18与Cu种子层17直接接触。第一Ni阻挡层18的成分被选择为具有相比于Cu的反应速率更慢的反应速率,由此提供对Cu种子层17的阻挡层。更具体地,第一Ni阻挡层18保护Cu种子层17免于通过与作为施加高电流时的电迁移的结果而从随后形成的焊料凸点朝Cu种子层17扩散的元素反应而被消耗。来自焊料凸点的银(Ag)和锡(Sn)元素的电迁移可以形成与铜(Cu)的金属间化合材料,诸如铜锡(Cu-Sn)金属间化合物和铜镍锡(Cu-Ni-Sn)金属间化合物。形成诸如Cu3Sn的金属间化合物时,铜(Cu)和锡(Sn)之间的反应可能会导致例如柯肯特尔(Kirkendall)空隙的空隙的形成。如果诸如锡(Sn)的金属元素的电迁移到达Cu种子层17,则会贴近UBM叠层100与用于位于衬底内的电部件的接触焊盘之间的界面形成金属间化合物。这可能会影响UBM叠层100的电性质和磁性质。例如,UBM叠层100的粘合性质会由于在Cu种子层17处形成的金属间化合物和空隙而降低至失效点。在某些实施例中,通过在Cu种子层17上提供与锡(Sn)和银(Ag)的反应速率慢于铜(Cu)与锡(Sn)和银(Ag)的反应速率的阻挡层材料(例如,第一Ni阻挡层18),在此公开的方法和结构减小或消除了Cu种子层17处典型地由电迁移效应生成的金属间化合物和空隙的发生率。第一Ni阻挡层18还降低了回流期间的热底切,并且该第一Ni阻挡层18还增强了电流扩散。
在一个实施例中,第一Ni阻挡层18由50at.%至100at.%的镍(Ni)构成。在另一实施例中,第一Ni阻挡层18由大于99at.%的镍(Ni)构成。在一例中,第一Ni阻挡层18是100at.%的镍(Ni)。在某些实施例中,第一Ni阻挡层18包括镍(Ni)和从由钴(Co)、铁(Fe)、钛(Ti)或其组合组成的组中选出的至少一种合金元素的合金。在某些实施例中,第一Ni阻挡层18中可具有从5at.%至50at.%的浓度的合金添加剂(即,钴(Co)、铁(Fe)或钛(Ti))。注意,第一Ni阻挡层18的上述组成仅出于例示目的提供,而非旨在限制本发明。例如,只要其与随后形成的焊料球的金属元素的反应速率慢于铜与随后形成的焊料球的金属元素的反应速率,任何组成都可适用于第一Ni阻挡层18。
在本公开的其他示例中,可以使用另一金属元素来代替第一Ni阻挡层18,只要代替镍(Ni)的金属元素的成分与锡(Sn)的反应速率小于铜(Cu)与锡(Sn)的反应速率,并由此能够提供对来自随后形成的焊料球30的电迁移元素的阻挡层即可。例如,能够提供对电迁移元素的阻挡层的元素可以从由钛(Ti)、钴(Co)、及其组合、以及前述材料与镍(Ni)的组合组成的组中选出。
对电迁移元素的阻挡层典型地使用诸如电镀或无电镀的镀覆工艺形成。电镀是使用电流控制带电微粒(诸如金属阳离子和阴离子)流以使其在可以提供沉积表面的电极上形成附着的金属涂层的工艺。用于形成第一Ni阻挡层18的镀覆浴的一个示例可以包括镍硫酸盐(NiSO4·6H2O)、镍氯化物(NiCl2·6H2O)和硼酸(B(OH)3)。用于形成第一镍(Ni)阻挡层18的镀覆浴的另一例可以包括镍氨基磺酸盐(Ni(SO3N2)2)、镍氯化物(NiCl2·6H2O)和硼酸(B(OH)3)。用于形成第一镍(Ni)阻挡层18的镀覆浴的再一例包括镍氯化物(NiCl2·6H2O)和硼酸(B(OH)3)。用于形成第一镍(Ni)阻挡层18的镀覆浴的又一例可以包括镍硫酸盐(NiSO4·6H2O)和硼酸(B(OH)3)。在另外一例中,用于形成第一镍(Ni)阻挡层18的镀覆浴可以包括镍硫酸盐(NiSO4·6H2O)、氯化铵(NH4Cl)和硼酸(B(OH)3)。
在另一实施例中,第一Ni阻挡层18可以使用无电镀形成。镍的无电镀是用于在诸如Cu种子层17的固体工件上沉积镍磷或镍硼合金层的自催化化学技术。在某些实施例中,该工艺依赖于还原剂的存在,例如与镍(Ni)金属离子反应以沉积金属的次磷酸钠水合物(NaPO2H2·H2O)。
注意,用于形成第一Ni阻挡层18的镀覆工艺的上述描述仅出于例示目的提供,而非旨在限制本发明。其他沉积工艺也可适用于第一Ni阻挡层18的形成。例如,第一Ni阻挡层18可以使用溅射形成。
在一个实施例中,第一Ni阻挡层18的厚度可以是UBM叠层100的整个厚度。在另一实施例中,第一Ni阻挡层18具有从0.5微米到50微米的厚度。在又一实施例中,第一Ni阻挡层18具有从0微米到5微米的厚度。在再一实施例中,第一Ni阻挡层18具有从0.5微米到2微米的厚度。在一例中,第一Ni阻挡层18具有1.5微米的厚度。在某些实施例中,第一Ni阻挡层18的较小厚度有助于提供更薄的UBM叠层100,而此更薄的UBM叠层100相比于在Cu种子层17上直接形成的铜(Cu)导体层的现有UBM叠层而言其内部应力更小。在一例中,将第一Ni阻挡层18的厚度选择为不大于UBM叠层100的整个厚度的1/3。在某些实施例中,第一Ni阻挡层18的较大厚度有助于提供均匀的电流分布,即使在第一Cu传导层由于电迁移而被消耗之后亦是如此。
第一Cu导体层20与第一Ni阻挡层18直接接触。第一Cu导体层20可由95at.%或更多的铜(Cu)构成。在一例中,第一Cu导体层20是99at.%或更多的铜(Cu)。在又一例中,第一Cu导体层20由100at.%铜(Cu)构成。注意,第一Cu导体层20的上述组成仅出于例示目的提供,而非旨在限制本发明。
在一个实施例中,在第一Ni阻挡层18上镀覆第一Cu导体层20。例如,可以使用电镀或无电镀沉积第一Cu导体层20。适于电镀第一Cu导体层20的镀覆浴组成的一个示例可以包括含有硫酸(H2SO4)的硫酸铜溶液(CuSO4)。在某些实施例中,铜(Cu)的无电镀沉积可以依赖于诸如甲醛(HCHO)的还原剂的存在,其与铜(Cu)金属离子反应以沉积金属。在又一个实施例中,第一Cu导体层20可以使用溅射工艺沉积。在某些实施例中,第一Cu导体层20具有从0.25微米到15微米的厚度。在另一实施例中,第一Cu导体层20具有从5微米到10微米的厚度。在一个实施例中,第一Cu导体层20可被省略。
仍参见图1并且在一个实施例中,可以在第一Cu导体层20上形成第二镍(Ni)阻挡层22。第二Ni阻挡层22可以具有与第一Ni阻挡层18相类似的成分。例如,第二Ni阻挡层22可被沉积为具有大于95at.%的镍成分。在某些实施例中,第二镍(Ni)阻挡层22还可以利用电解镍(Ni),例如镍钴(NiCo),以及镍(Ni)合金镀覆。从阻挡层的观点来看,镍(Ni)或镍(Ni)合金也是有效选择。上面对第一Ni阻挡层18的描述也适用于第二Ni阻挡层22的描述。类似于第一Ni阻挡层18,第二Ni阻挡层22可以使用诸如电镀或无电镀的镀覆或使用溅射来沉积。第二Ni阻挡层22可以具有高达10微米的厚度。在另一实施例中,第二Ni阻挡层22可以具有从0.25微米到5微米的厚度。在又一实施例中,第二Ni阻挡层22可以具有从1微米到5微米的厚度。第二Ni阻挡层22可以防止例如第一Cu导体层20的下层铜层的消耗(例如,底切),由此防止器件出现电迁移效应。
第二Ni阻挡层22可以位于UBM叠层100内以限制可用于与来自随后形成的焊料球30的锡(Sn)反应的铜(Cu)的量。在某些实施例中,第二Ni阻挡层22通过防止过多的铜(Cu)形成诸如Cu3Sn的金属间化合物并且通过防止形成柯肯特尔空隙来维持UBM叠层100。第二Ni阻挡层22还可以位于UBM叠层100中部附近,以在降低UBM叠层100中存在的铜(Cu)的量的同时维持UBM叠层100的厚度。
在某些实施例中,在第二Ni阻挡层22上存在有第二铜(Cu)导体层24。第二Cu导体层24可以具有与第一Cu导体层20相类似的成分。因此,上面对第一Cu导体层20成分的描述适用于对第二Cu导体层24的描述。第二Cu导体层24可被镀覆在第二Ni阻挡层22上。例如,可以使用电镀或无电镀沉积来镀覆第二Cu导体层24。在其他实施例中,第二Cu导体层24可以使用溅射形成。在一个实施例中,第二Cu导体层24可以具有高达10微米的厚度。在另一例中,第二Cu导体层24可以具有从0.25微米到3微米的厚度。在又一例中,第二Cu导体层24可以具有从0.5微米到1.5微米的厚度。
在第二Cu导体层24形成之后,可以将焊料球30施加至UBM叠层100。图2描绘了在图1描绘的凸点下金属结构(UBM)叠层100上形成焊料球30(在回流之前)的一个实施例。在以例如240℃ to260℃的高温回流时,焊料球30和UBM叠层100的一部分回流以形成与用于位于衬底中的电部件的接触焊盘的电和机械连接。在某些实施例中,可以在UBM叠层100和焊料球30之间形成氧化阻挡层,即阻止氧化的层。
在某些实施例中,在施加焊料球30之前,例如可以通过涂覆、曝光和显影光致抗蚀剂(未示出)以形成图案来对UBM叠层100进行光刻图案化,并在随后通过蚀刻来图案化UBM叠层100,以形成用于焊料球30的焊盘结构。在蚀刻后,可以移除光致抗蚀剂。
随后可将焊料球30施加至UBM叠层100。在某些实施例中,焊料球30可以包括无铅焊料。在此情况下,焊料球30可以包括锡铜(Sn-Cu)合金、锡银(Sn-Ag)合金、或锡铜银(Sn-Cu-Ag)合金。
在提供焊料球30的合金中有铜(Cu)存在时,铜(Cu)的存在量可以在从0.1at.%至2at.%的范围内。在一个实施例中,焊料球30中的铜(Cu)含量可以在从0.1at.%至1at.%的范围内。在另一实施例中,焊料球中存在的铜(Cu)的浓度约为0.7at.%。当提供焊料球30的合金中有银(Ag)存在时,银(Ag)的浓度从约0.5at.%至约3.5at.%。在一个实施例中,焊料球30中的银含量可以在从0.1at.%至3at.%的范围内。在包括上述银(Ag)和铜(Cu)浓度的焊料球30中,焊料球30的其余成分可以是锡(Sn)。在其他一些实施例中,焊料球可以包括铅基焊料。在焊料球30的最大水平截面测得的焊料球30的直径可以从约25μm至约150μm。在另一实施例中,焊料球30的直径可以从50μm至约125μm。
可选地,焊料球30随后可被“回流”以增强对UBM叠层100的粘合性。通过在提升的温度下对焊料球30和UBM叠层100进行退火来促进焊料球30的回流。例如,可以在从210℃至260℃的温度下退火焊料球30和UBM叠层100。在另一例中,在从220℃至250℃的温度下退火焊料球30和UBM叠层100。用于回流工艺的在提升的温度下的退火持续时间可以从5分钟到24小时。在另一例中,用于回流工艺的在提升的温度下的退火可以从10分钟到1小时。
在回流期间,UBM叠层100的一部分与焊料球30的材料反应。这可以导致金属间合金的形成,诸如锡铜(Sn-Cu)合金、镍锡(Ni-Sn)合金、锡银(Sn-Ag)合金、铜镍锡(Cu-Ni-Sn)合金、铜银(Cu-Ag)合金、铜镍银(Cu-Ni-Ag)合金或锡镍银(Sn-Cu-Ag)合金、镍锡银(Ni-Sn-Ag)合金、镍银(Ni-Ag)合金、镍铜锡银(Ni-Cu-Sn-Ag)合金或其组合。焊料球30和UBM叠层100的相互扩散以提供金属间合金的部分位于焊料球30和UBM叠层100之间的界面处,其中焊料球30和UBM叠层100的至少一部分由该金属间合金消耗。
在某些示例中,在焊料球30回流期间,可由第二Ni阻挡层22的镍(Ni)形成稳定的金属间成分,诸如镍锡(Ni-Sn)合金。这归因于相变。于是,直接位于第一Cu导体层20上的第二Ni阻挡层22的存在保护了下层的铜(Cu)。
第一Ni阻挡层18保护Cu种子层17,以使得来自焊料球30的诸如锡(Sn)和银(Ag)的元素的电迁移无法到达Cu种子层17。例如,在其中第一Cu导体层20被来自焊料球30的金属元素的电迁移产生的金属间化合物完全消耗的实施例中,由第一Ni阻挡层18阻止这些元素进一步电迁移到达Cu种子层17。可以与第一Cu导体层20形成的金属间化合物的示例包括锡铜(Sn-Cu)合金、镍锡(Ni-Sn)合金、锡银(Sn-Ag)合金、铜镍锡(Cu-Ni-Sn)合金、铜银(Cu-Ag)合金、铜镍银(Cu-Ni-Ag)合金或锡镍银(Sn-Cu-Ag)合金、镍锡银(Ni-Sn-Ag)合金、镍银(Ni-Ag)合金、镍铜锡银(Ni-Cu-Sn-Ag)合金及其组合。在某些实施例中,锡(Sn)可以与第一Ni阻挡层18反应以提供镍锡(NiSn)合金的稳定金属间成分的表面。第一Ni阻挡层18中的镍(Ni)的反应性要小于铜(Cu)的反应性。因此,在某些实施例中,第一Ni阻挡层18中的镍(Ni)的低反应性使得来自焊料球30的已电迁移的元素无法到达Cu种子层17。通过阻止来自焊料球30的金属元素到达Cu种子层17,在此公开的方法和结构能够减小(即使不是消除的话)含有锡(Sn)和铜(Cu)的金属间化合物以及诸如柯肯特尔空隙的空隙紧邻用于衬底上的电部件的接触焊盘与UBM叠层100的金属粘合层16(例如,TiW层)之间的界面形成。
在其中不存在第一Ni阻挡层18的某些现有结构中,紧靠用于衬底上的电部件的接触焊盘和UBM叠层100之间的界面形成前述金属间化合物和空隙会劣化互连部的电性质和机械性能。例如,在Cu种子层17处形成金属间化合物和空隙可能会增加互连部的电阻,并且在Cu种子层17处形成金属间化合物和空隙可能会降低UBM叠层100和焊料球对用于衬底上的电部件的接触焊盘的粘附性。
因此,通过减轻(并且在某些实例中是消除)紧邻用于衬底上的电部件的接触焊盘和UBM叠层100之间的界面(例如,Cu种子层17处)的金属间化合物的发生率,在此公开的方法和结构提供了一种UBM叠层100,其与不包括第二Ni阻挡层22和与Cu种子层17直接接触的第一Ni阻挡层18中的至少一个的现有UBM叠层相比,具有提升的机械性能(即,提升的粘附性)以及提升的电性能(即,更低的电阻)。
在某些实施例中,参考图1和图2描述的UBM叠层100尤其适于在包括焊料球30和UBM叠层100的互连部被施加大电流(诸如,200毫安到1安的电流)时降低铜(Cu)种子层的消耗。在一个实施例中,一种用于降低互连部的UBM叠层100中Cu种子层17的消耗的方法可以包括在用于位于衬底上的电部件的接触焊盘上提供包括Cu种子层17和金属粘合层16(例如,TiW合金层)的分层结构。镍(Ni)阻挡层(即,第一Ni阻挡层18)随后可在Cu种子层17上直接形成。上文已经参考图1和图2描述了第一Ni阻挡层18。可以在Ni阻挡层上形成至少一个含铜(Cu)导体层。该至少一个含铜(Cu)导体层可由已在上文描述的第一铜(Cu)导体层20和第二铜(Cu)导体层24之一提供。在某些实施例中,第一Cu导体层20和第二Cu导体层24之间可以存在有上面描述的第二Ni阻挡层22。在某些实施例中,Ni阻挡层(即,第一Ni阻挡层)的厚度可以不大于UBM叠层100的整个厚度的1/3,其中该UBM叠层100包括金属粘合层16(例如,TiW合金层)、Cu种子层17、Ni阻挡层(即,第一Ni阻挡层18)、以及具有至少一个含Cu层(例如,第一Cu导体层20)、第二Ni阻挡层22和第二Cu导体层24的叠层。
随后在上述至少一个含Cu导体层上形成焊料球30。在一个实施例中,当200毫安到1安范围内的电流流过至少UBM叠层100时,例如第一Ni阻挡层18的Ni阻挡层阻止来自焊料球30的金属元素与Cu种子层17反应。在某些示例中,Ni阻挡层(即,第一Ni阻挡层18)在250毫安到350毫安的电流流过UBM叠层100时阻止来自焊料球30的金属元素与Cu种子层17反应。
在此公开的UBM叠层100和方法提供了较小的厚度,其中具有与锡(Sn)的较低反应速率的第一Ni阻挡层18实现了能够在施加高容量焊料时使用的低应力UBM叠层100。进一步地,当与Cu种子层17直接接触的层是诸如第一Ni阻挡层18的含镍(Ni)层时,回流期间的热底切和其他热偏移得以减轻。与Cu种子层17接触的Ni阻挡层(即,第一Ni阻挡层18)还可增强UBM叠层100中的电流扩散。在某些实施例中,诸如第一Ni阻挡层18和第二Ni阻挡层22的Ni阻挡层可以在UBM叠层100内垂直移位,以允许对UBM叠层100内铜锡(Cu-Sn)金属间化合物和铜镍锡(Cu-Ni-Sn)金属间化合物的形成程度加以控制,由此能够通过降低Cu3Sn层的出现来降低柯肯特尔空隙的水平。
在另一实施例中,提供了一种互连结构,其包括其中具有电部件的衬底。凸点下金属结构(UBM)叠层与用于衬底上的电部件的接触焊盘相接触。UBM叠层包括与用于所述电部件的接触焊盘直接接触的金属粘合层(例如,TiW粘合层)、与金属粘合层直接接触的铜(Cu)种子层、以及与铜(Cu)种子层直接接触的镍(Ni)阻挡层。焊料球与镍(Ni)阻挡层直接接触。该实施例与图2描述的实施例类似,不同之处在于层24、22和20被省略,且焊料球30与镍(Ni)阻挡层18直接接触。在某些实施例中,镍(Ni)阻挡层包括从由镍(Ni)、钛(Ti)、钴(Co)及其组合组成的组中选出的合金元素。在某些实施例中,Ni阻挡层中可以具有浓度从5at.%至50at.%的合金添加剂(即,钴(Co)、铁(Fe)或钛(Ti))。注意,Ni阻挡层的上述组成仅出于例示目的提供,而非旨在限制本发明。
以下提供的示例用于进一步例示在此公开的结构和方法的某些方面。本公开并不旨在被限制为具体公开的示例。
示例
图3A-4B是经电迁移测试的互连部的光学截面。提供图3A-4B描绘的光学截面的互连部经历了250毫安至800毫安范围内的电流。
图3A和3B描绘了包括具有钛钨(TiW)层16a、铜(Cu)种子层和与该铜(Cu)种子层直接接触的9微米厚的铜(Cu)导体层的UBM叠层的互连部的光学截面。该互连部还包括与Cu导体和焊料球直接接触的2微米厚的镍(Ni)阻挡层。在施加电流之后,整个Ni阻挡层被金属间化合物的形成所消耗,并且金属间化合物延伸至Cu种子层。空隙在铜种子层处形成。图3A-3B中描绘的光学截面是比较例。
图4A和4B描绘了包括与本公开提供的方法和结构相一致的包括具有与铜(Cu)种子层17b直接接触的镍(Ni)阻挡层18的UBM叠层的互连部的光学截面。提供图4A和4B描绘的光学截面的UBM叠层包括电迁移测试之后的钛钨(TiW)层16b、Cu种子层17b、第一Ni阻挡层18b、铜(Cu)导体层、第二镍(Ni)阻挡层和焊料球。图4A和4B描绘的光学截面例示了第一Ni阻挡层18b保护Cu种子层17b免于被电迁移导致的金属间化合物所消耗。
虽然已参考其优选实施例被具体示出并描述了本公开,但是本领域技术人员应该理解的是,可以对形式和细节做出前述和其他修改而不背离本公开的精神和范围。因此本公开并不旨在被限制在描述和例示的确切形式和细节,而是落入所附权利要求的范围内。
Claims (21)
1.一种互连结构,包括:
其中具有电部件的衬底;
与用于所述衬底中的电部件的接触焊盘相接触的凸点下金属结构(UBM)叠层,其中所述UBM叠层包括与用于所述电部件的接触焊盘直接接触的金属粘合层、与所述金属粘合层直接接触的铜(Cu)种子层、与所述铜(Cu)种子层直接接触的第一镍(Ni)阻挡层、位于所述第一镍(Ni)阻挡层上的第一铜(Cu)导体层、以及位于所述第一铜(Cu)导体层上的第二镍(Ni)阻挡层;以及
位于所述第二镍(Ni)阻挡层上的焊料球。
2.如权利要求1所述的互连结构,其中所述第一镍(Ni)阻挡层具有比铜(Cu)的反应速率要慢的反应速率,以提供对所述铜(Cu)种子层的阻挡层。
3.如权利要求1所述的互连结构,还包括位于所述第二镍(Ni)阻挡层和所述焊料球之间的第二铜(Cu)导体层。
4.如权利要求1所述的互连结构,其中铜(Cu)种子层由大于97at.%的铜(Cu)构成。
5.如权利要求1所述的互连结构,其中所述铜(Cu)种子层具有从至范围内的厚度。
6.如权利要求1所述的互连结构,其中所述第一镍(Ni)阻挡层包括从由钴(Co)、铁(Fe)、钛(Ti)及其组合组成的组中选出的至少一种合金元素与镍(Ni)的合金。
7.如权利要求1所述的互连结构,其中所述第一镍(Ni)阻挡层具有从0.5微米至20微米范围内的厚度。
8.如权利要求1所述的互连结构,其中所述焊料球具有从由锡、银、铜及其组合组成的组中选出的成分。
9.如权利要求1所述的互连结构,其中所述金属粘合层由钛钨(TiW)合金层构成。
10.一种形成互连结构的方法,包括:
在用于位于衬底中的电部件的接触焊盘上形成金属粘合层;
在所述金属粘合层上形成铜(Cu)种子层;
形成与所述铜(Cu)种子层直接接触的第一镍(Ni)阻挡层,其中所述第一镍(Ni)阻挡层保护所述铜(Cu)种子层不与随后形成的金属层发生反应;
在所述第一镍(Ni)阻挡层上形成第一铜(Cu)导体层;
在所述第一铜(Cu)导体层上形成第二镍(Ni)阻挡层;以及
在所述第二镍(Ni)阻挡层上形成焊料球。
11.如权利要求10所述的方法,还包括在所述第二镍(Ni)阻挡层和所述焊料球之间形成第二铜(Cu)导体层。
12.如权利要求10所述的方法,其中所述金属粘合层的形成和所述铜(Cu)种子层的形成中的至少之一包括溅射工艺。
13.如权利要求10所述的方法,其中所述铜(Cu)种子层具有从至范围内的厚度。
14.如权利要求10所述的方法,其中所述第一镍(Ni)阻挡层、所述第一铜(Cu)导体层和所述第二镍(Ni)阻挡层的形成中的至少之一包括镀覆工艺。
15.如权利要求10所述的方法,其中所述第一镍(Ni)阻挡层包括从由钴(Co)、铁(Fe)、钛(Ti)及其组合组成的组中选出的至少一种合金元素。
16.如权利要求10所述的方法,其中所述第一镍(Ni)阻挡层具有从0.5微米至2微米范围内的厚度。
17.如权利要求11所述的方法,其中所述金属粘合层包括钛钨(TiW)合金层。
18.一种减小互连部的凸点下金属结构(UBM)叠层中的铜种子层的消耗的方法,包括:
在用于位于衬底上的电部件的接触焊盘上提供包括铜(Cu)种子层和钛钨(TiW)合金层的分层结构;
在所述铜种子层上直接形成镍(Ni)阻挡层;
在所述镍(Ni)阻挡层上形成具有至少一个含铜导体层、第二镍(Ni)阻挡层和第二铜导体层的叠层;以及
在所述叠层上形成焊料球,其中在从200毫安至1安的电流流过所述UBM叠层时,所述Ni阻挡层阻止来自所述焊料球的金属元素与所述Cu种子层反应。
19.如权利要求18所述的方法,其中所述镍(Ni)阻挡层包括从由钴(Co)、铁(Fe)、钛(Ti)及其组合组成的组中选出的至少一种合金元素与镍(Ni)的合金。
20.如权利要求18所述的方法,其中所述镍(Ni)阻挡层具有从0.5微米至2微米范围内的厚度。
21.一种互连结构,包括:
其中具有电部件的衬底;
与用于所述衬底中的电部件的接触焊盘相接触的凸点下金属结构(UBM)叠层,其中所述UBM叠层包括与用于所述电部件的接触焊盘直接接触的金属粘合层、与所述金属粘合层直接接触的铜(Cu)种子层、由从镍(Ni)、钛(Ti)、钴(Co)及其组合组成的组中选出的金属构成且与所述铜(Cu)种子层直接接触的阻挡层、以及包括位于所述阻挡层上的至少一个含铜导体层的导体叠层,其中所述导体叠层包括与所述阻挡层直接接触的第一铜(Cu)导体层、与所述第一铜(Cu)导体层直接接触的镍(Ni)阻挡层、以及与所述镍(Ni)阻挡层直接接触的第二铜(Cu)导体层;以及
位于所述导体叠层上的焊料球。
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EP3723117A1 (en) * | 2019-04-10 | 2020-10-14 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Component carrier and method of manufacturing the same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101488489A (zh) * | 2008-01-17 | 2009-07-22 | 育霈科技股份有限公司 | 导线结构及其形成方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
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US5466635A (en) | 1994-06-02 | 1995-11-14 | Lsi Logic Corporation | Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating |
US5792594A (en) | 1996-04-01 | 1998-08-11 | Motorola, Inc. | Metallization and termination process for an integrated circuit chip |
US5759910A (en) | 1996-12-23 | 1998-06-02 | Motorola, Inc. | Process for fabricating a solder bump for a flip chip integrated circuit |
KR100345035B1 (ko) | 1999-11-06 | 2002-07-24 | 한국과학기술원 | 무전해 도금법을 이용한 고속구리배선 칩 접속용 범프 및 ubm 형성방법 |
US20080169539A1 (en) * | 2007-01-12 | 2008-07-17 | Silicon Storage Tech., Inc. | Under bump metallurgy structure of a package and method of making same |
US8232655B2 (en) | 2008-01-03 | 2012-07-31 | International Business Machines Corporation | Bump pad metallurgy employing an electrolytic Cu / electorlytic Ni / electrolytic Cu stack |
US9035459B2 (en) | 2009-04-10 | 2015-05-19 | International Business Machines Corporation | Structures for improving current carrying capability of interconnects and methods of fabricating the same |
US9082762B2 (en) * | 2009-12-28 | 2015-07-14 | International Business Machines Corporation | Electromigration-resistant under-bump metallization of nickel-iron alloys for Sn-rich solder bumps in Pb-free flip-clip |
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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