CN104050315B - 集成电路设计中的通孔嵌入 - Google Patents
集成电路设计中的通孔嵌入 Download PDFInfo
- Publication number
- CN104050315B CN104050315B CN201410098784.6A CN201410098784A CN104050315B CN 104050315 B CN104050315 B CN 104050315B CN 201410098784 A CN201410098784 A CN 201410098784A CN 104050315 B CN104050315 B CN 104050315B
- Authority
- CN
- China
- Prior art keywords
- hole
- coiling
- region
- width
- judge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000013461 design Methods 0.000 title claims abstract description 38
- 238000003780 insertion Methods 0.000 title claims abstract description 23
- 230000037431 insertion Effects 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 8
- 239000002184 metal Substances 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 230000015654 memory Effects 0.000 claims description 11
- 238000012546 transfer Methods 0.000 claims description 5
- 238000004590 computer program Methods 0.000 claims description 4
- 230000007704 transition Effects 0.000 claims 2
- 230000006872 improvement Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 23
- 238000006073 displacement reaction Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000000354 decomposition reaction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 238000004513 sizing Methods 0.000 description 2
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000036299 sexual function Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明涉及集成电路设计中的通孔嵌入，所揭示的是用于通孔嵌入(insertion)以改善所产生的装置的制造性同时确保符合DRC规则的方法及设备(apparatus)。具体实施例包括：判断具有第一通孔与多条绕线(route)的IC设计的基底的层件，多条绕线水平延伸(extend)于基底上并且置于多个等间隔垂直位置的其中一个上；以一个或多个临界值(threshold value)比较层件垂直延伸于第一组多绕线之间以及水平延伸于第二组多绕线之间的区域，此区域邻近(adjacent)第一通孔并且与多条绕线分开；以及基于此比较嵌入第二通孔。
Description
技术领域
本揭示关于IC设计中通孔的嵌入。本揭示尤其适用于利用自对准双图案化(SADP)或侧壁影像转移(SIT)技术将通孔或介层条(via bar)的嵌入应用到IC设计中。
背景技术
在IC设计制造中，尤其是使用SADP技术的IC设计制造，通孔经常配置成连接例如「1号金属」(M1)以及「2号金属」(M2)层的层件。如此，通常是在设计程序的早期进行尺寸化并且安置通孔以有效利用IC设计上的空间并且取得所产生的装置的适当效能、可靠度、以及可制造性。为了改良所产生的装置的效能、可靠度、以及可制造性，可在设计程序中的后面步骤（例如在摆置绕线(P&R)之后、在分解（decomposition）之后）嵌入额外通孔。然而，为了确保所产生的装置的可制造性，传统程序需要复杂的二维设计规则检查(DRC)，其使如DRC引擎和自动化绕线器之类之标准IC设计工具的执行时间变慢，会增加整体的设计周期时间。此外，传统DRC可能为颜色相关（color dependent）因而需要分解信息，如特征是否为心轴或非心轴金属以及尖端对尖端、侧部对尖端、和侧部对侧部距离。
因此，需要能嵌入通孔以确保所产生的装置的可制造性而不用复杂的二维DRC并且颜色无关（color independent）的方法及设备。
发明内容
本揭示的一个态样通过比较邻近既存通孔并且与既存绕线分开的区域与一个或多个临界值而判断用以嵌入（冗余或置换）通孔之区域的一种方法。
本揭示的一个态样是组构成通过比较邻近既存通孔并且与既存绕线分开之区域与一个或多个临界值而用于判断要嵌入（冗余或置换）通孔的区域。
本揭示另外的态样及其它特征将在下文的说明中提出并且部分在查阅下文后对所属领域的技术人员将显而易知或可经由本揭示的实践予以学习。本揭示的优点可随着所附权利要求书所特别指出而实现并且取得。
如本揭示所述，某些技术功效可通过一种方法而部分达成，其包括：判断具有第一通孔和多条绕线之IC之基底之层件，多条绕线水平延伸于基底上并且置于多个等间隔垂直位置之其中一者上；以一个或多个临界值比较垂直延伸于多条绕线之第一组之间并且水平延伸于多条绕线之第二组之间的层件的区域；以及基于比较而嵌入第二通孔。
某些态样包括一种方法，其中，一个或多个临界值包括预定高度与宽度以及比较进一步包括：判断邻近第一通孔并且从第一通孔之外缘延伸至少预定高度的矩形区，矩形区具有至少为预定宽度的宽度；以及比较区域与矩形区，其中，第二通孔嵌入于矩形区内并且更基于区域与矩形区的比较。另外的态样包括一种方法，其中，矩形区自外缘延伸预定高度以及宽度等于预定宽度。还有态样包括：判断介于第一通孔之外缘与第一组绕线之其中一者之间的垂直距离；判断介于第一通孔之水平中点与沿着第一水平方向之第二组绕线之其中一者之间的第一水平距离；以及判断介于第一通孔之水平中点与沿着另一水平方向之第二组绕线之其中一者之间的第二水平距离，其中，区域是自第一通孔之外缘以垂直距离垂直延伸并且具有等于第一与第二水平距离总和之宽度之矩形区的至少一部分。某些态样包括一种方法，其中，一个或多个临界值包括预定高度与宽度，以及比较进一步包括：比较垂直距离与预定高度；以及比较第一和第二水平距离与预定宽度，其中第二通孔嵌入于矩形区内并且更基于垂直距离与预定高度的比较及第一和第二水平距离与预定宽度的比较。另外的态样包括基于矩形区的尺寸判断第二通孔的尺寸。还有态样包括一种方法，其中，层件为IC设计的M1或M2层，以及第一与第二通孔是介于层件与IC设计之另一层件之间的连接件、针脚接通件(access)、或金属转移区。某些态样包括：判断用于嵌入第二通孔的最小区域；以及判断与产生绕线、第一通孔、第二通孔、或其结合之屏蔽相关联的关键距离，其中一个或多个临界值基于最小区域和关键距离。
本揭示的另一态样是一种设备，其包括：至少一个处理器；以及包括用于一个或多个程序之计算机程序码的至少一个内存，至少一个内存和计算机程序码组构成与至少一个处理器令设备进行至少下列所述者：判断具有第一通孔与多条绕线之IC设计之基底上之层件，多条绕线水平延伸于基底上并且置于多个等间隔垂直位置之其中一者上；以一个或多个临界值比较垂直延伸于多条绕线之第一组之间与水平延伸于多条绕线之第二组之间的区域，区域为邻近第一通孔并且与多条绕线分开；以及基于比较而嵌入第二通孔。
态样包括一种设备，其中，一个或多个临界值包括预定高度与宽度，该比较进一步包括：判断邻近第一通孔并且从第一通孔之外缘延伸至少预定高度的矩形区，矩形区具有至少为预定宽度的宽度；以及比较区域与矩形区，其中，第二通孔嵌入于矩形区内并且更基于区域与矩形区的比较。某些态样包括一种设备，其中，矩形区自外缘延伸预定高度以及宽度等于预定宽度。另外的态样包括一种设备，其造成：判断介于第一通孔之外缘与第一组绕线之其中一者之间的垂直距离；判断介于第一通孔之水平中点与沿着第一水平方向之第二组绕线之其中一者之间的第一水平距离；以及判断介于第一通孔之水平中点与沿着另一水平方向之第二组绕线之其中一者之间的第二水平距离，其中，区域是自具有第一和第二水平距离之宽度的第一通孔之外缘垂直延伸垂直距离之矩形区的至少一部分。还有态样包括一种设备，其中，一个或多个临界值包括预定高度与宽度，该比较进一步包括：比较垂直距离与预定高度；以及比较第一和第二水平距离与预定宽度，其中，第二通孔嵌入于矩形区内并且更基于垂直距离与预定高度的比较及第一和第二水平距离与预定宽度的比较。某些态样包括一种设备，其造成基于矩形区的尺寸判断第二通孔的尺寸。另外的态样包括一种设备，其中，层件为IC设计的M1或M2层，以及第一与第二通孔是介于层件与IC设计之另一层件之间的连接件、针脚接通件、或金属转移区。还有态样包括一种设备，其进一步造成：判断用于嵌入第二通孔的最小区域；以及判断与产生绕线、第一通孔、第二通孔、或其结合之屏蔽相关联的关键距离，其中，一个或多个临界值基于最小区域和关键距离。
本揭示的另一态样是一种方法，其包括：判断具有第一通孔与多条绕线之集成电路(IC)之基底上的M1或M2层，多条绕线水平延伸于基底上并且置于通过距离予以分开之多个等间隔垂直位置之其中一者上，并且第一通孔为介于IC设计之M1或M2层与另一M1或M2层之间的连接件、针脚接通件、或金属转移区；判断垂直延伸于多条绕线之第一组之间并且水平延伸于多条绕线之第二组之间用于嵌入第二通孔之M1或M2层的第一区域，该区域以一个或多个临界值邻近第一通孔并且与多条绕线分开；判断用于嵌入第二通孔的最小区域；判断与产生绕线、第一通孔、第二通孔、或其结合之屏蔽相关联的关键距离；基于最小区域和关键距离判断预定高度和宽度；比较第一区域与预定高度和宽度；以及基于比较而在区域内嵌入第二通孔。
态样包括：判断邻近第一通孔并且从第一通孔之外缘延伸预定高度的矩形区，矩形区具有预定宽度的宽度；以及比较第一区域与矩形区，其中，第二通孔嵌入于矩形区内并且更基于区域与矩形区的比较。某些态样包括：判断介于第一通孔之外缘与第一组绕线之其中一者之间的垂直距离；判断介于第一通孔之水平中点与沿着第一水平方向之第二组绕线之其中一者之间的第一水平距离；判断介于第一通孔之水平中点与沿着另一水平方向之第二组绕线之其中一者之间的第二水平距离，其中，该区域是从第一通孔之外缘垂直延伸垂直距离并且具有第一与第二水平距离之宽度的矩形区；比较垂直距离与预定高度；以及比较第一和第二水平距离与预定宽度，其中，第二通孔的嵌入更基于垂直距离与预定高度的比较以及第一与第二水平距离与预定宽度的比较。进一步的态样包括基于矩形区的尺寸判断第二通孔的尺寸。
本揭露的另些态样及技术功效经由详细说明对于熟悉本技艺的人士将显而易知，其中本揭露通过经深思实施本揭露之最佳模式描述予以简单说明。将理解的是，本揭露能够有其它及不同具体实施例，以及其许多细节能以各种明显态样改进，全部都不违背本揭露。因此，图式及说明的本质在于描述而非限制。
附图说明
本揭露以附加图式的图标通过实施例且非限制性予以描述，图式中相同的组件符号意指类似组件，其中：
图1A和1B是根据示例性具体实施例使用经组构成嵌入通孔的各种模块的系统图；
图2是根据示例性具体实施例用于嵌入通孔的程序的流程图；
图3是根据示例性具体实施例用于嵌入通孔的另一程序的流程图；
图4至图5和图6A根据示例性具体实施例描述用于嵌入冗余通孔的程序；
图4至图5和图6B根据示例性具体实施例描述用于嵌入置换通孔的程序；
图4至图5、图6A、图7、和图8根据示例性具体实施例描述用于嵌入冗余心轴金属通孔的程序；以及
图9图标可用于实现示例性具体实施例的芯片组。
主要组件符号说明
100A、100B 系统
101 P&R模块
103 布局记录
109 通孔嵌入模块
111 修改后之布局记录
113 预定区
200 程序
201、203、205、207、209、211 步骤
300 IC布局
301 线轨
303 轨上特征
305 通孔
307 区域
309 矩形
401 金属延伸
403、405 区块屏蔽
407、415、503、611 高度
409、413、505、613 宽度
501、609 矩形区
601a 第二通孔、冗余通孔、通孔
601b 较大通孔、通孔
603 第二金属延伸
605、607 第二区块屏蔽
701 心轴对心轴距离
801 虚拟心轴
900 芯片组
901 总线
903 处理器
905 内存
907 数字信号处理器(DSP)
909 特定应用集成电路(ASIC)。
具体实施方式
在底下的说明中，为了解释目的，提出许多特定细节用来提供对于示例性具体实施例的充分理解。然而，应领会的是，示例性具体实施例可无需这些特定细节或可用等效配置予以实现。在其它实例中，众所周知的结构及装置以方块图的形式表示以避免不必要地混淆示例性具体实施例。另外，除非另有所指，本说明书及权利要求书所使用表达数量、比率、以及成份、反应条件等等数值特性的数字应理解为得在所有实例中通过术语「大约」修改。
本揭示处理并且解决目前装置因IC设计利用通孔（尤其是在利用P&R步骤期间所嵌入通孔及/或利用复杂二维DRC检查的IC设计中）连接SADP绕线而有可制造性困难的问题。根据本揭示的具体实施例，通孔基于以临界值比较邻近既存通孔并且与既存绕线分开的区域而在无（或有）分解之P&R步骤期间（或之后）嵌入。
根据本揭示具体实施例的方法包括：判断具有第一通孔与多条绕线之IC设计的基底层，多条绕线水平延伸于基底上并且置于多个等间隔垂直位置的其中一者上；以一个或多个临界值比较垂直延伸于第一组多绕线之间并且水平延伸于第二组多绕线之间的层件区域，此区域邻近第一通孔并且与多条绕线分开；以及基于此比较嵌入第二通孔。
又其它态样、特征、以及技术功效经由底下的详细说明对于熟悉本技艺之人士将显而易知，其中较佳具体实施例单纯地通过深思后的最佳模式描述予以表示并且说明。本揭露能够为其它与不同具体实施例，以及其许多细节能够以各种明显态样予以改进。因此，图式及说明本质为描述性而非限制性。
图1A及图1B分别描述包括可存取布局记录103(log)之P&R模块101、以及可存取预定区113之通孔嵌入模块109的系统100A与100B。另外，图1B的系统100B视需要地包括修改后之布局记录111。可结合模块101与109。记录103可与记录111结合，并且可与模块101与109结合或分开及/或可通过模块101与109的结合存取。
P&R模块101组构成帮助决定或决定IC设计中电子组件的位置（例如，摆置）及此类组件的连接（例如，绕线）。例如，P&R模块101可产生并且储存IC设计于布局记录103中，其标示可由分解模块105及通孔嵌入模块109存取的通孔和SADP绕线。
嵌入模块109组构成判断供嵌入冗余或置换通孔的布局区域。本文中，冗余通孔意指新增通孔供建立已由另一通孔连接之层件的连接，以及置换通孔意指以连接特殊层件之第二（较大）通孔置换连接特殊层件之第一（较小）通孔。
请参阅图1A，嵌入模块109对记录103中布局里的区域（例如邻近通孔）与预定区113作比较，并且基于此比较在布局记录103里嵌入冗余或置换通孔以改良设计的可制造性。如图所示，通孔嵌入是在P&R程序期间完成而无需分解，藉以使具有嵌入通孔之所产生的设计之时序最佳化并且减少整体设计周期时间。
请参阅图1B，嵌入模块109对记录103中布局里的区域（例如邻近于通孔）与预定区域113作比较，并且基于对改良设计可制造性的比较在布局记录111里嵌入冗余或置换通孔。如图所示，通孔嵌入是在P&R程序之后完成而无需分解，藉以使实作更简单并且减少整体的设计周期时间。
请参阅图2，根据示例性具体实施例，流程图描述用于嵌入通孔的程序。为了描述，针对图1的系统说明程序200。注意到程序200的步骤可用任何适当的顺序进行，并且用任何适当的方式结合或分开。例如，可省略步骤209。
在步骤201中，P&R模块101判断具有SADP绕线和第一通孔之记录103中所储存IC设计的布局。在步骤203中，嵌入模块109判断临界值。例如，嵌入模块109使用底下方程式存取及/或判断预界定水平宽度「X」、以及预界定垂直高度「Y」：
X=2*min(blockmaskCD_x)+min(metalExtension_x)
Y=min(blockmaskCD_y)+min(metalExtension_y)
其中blockmaskCD_x表示区块屏蔽(block mask)之关键距离的水平宽度、metalExtension_x表示介层条之金属延伸的水平宽度，以及其中blockmaskCD_y表示区块屏蔽之关键距离的垂直高度、metalExtension_y表示介层条之金属延伸的垂直高度。预界定值「X」和「Y」可实时决定，或者被预定给P&R步骤及/或分解步骤。另外，可添加公差（未图标）至预界定值「X」和「Y」。
其次，嵌入模块109在步骤205中判断邻近通孔并且与SADP绕线分开的区域。例如，嵌入模块109辨识从通孔朝一个垂直方向延伸、以及远离通孔中点(midpoint)朝两水平方向延伸的区域。此区域可为例如多边形、圆形、方形、及诸如此类的任何形状。
接着，嵌入模块109在步骤207中将该区域与临界值作比较。例如，嵌入模块109判断是否满足底下方程式：
min(dx)>X
min(hy)>Y
其中，dx表示区域的水平宽度，「X」表示预界定水平宽度，并且其中，hy表示区域的垂直高度，「Y」表示预界定垂直高度。
另外，或或者，嵌入模块109判断是否满足底下方程式：
min(dx)>2*min(blockmaskCDx)+min(metalExtensionx)
min(hy)>min(blockmaskCDy)+min(metalExtensiony)
其中，dx表示区域的水平宽度，blockmaskCDx表示区块屏蔽之关键距离的水平宽度，以及metalExtensionx表示各种介层条之金属延伸的水平宽度，并且其中，hy表示区域的垂直高度，blockmaskCDy表示区块屏蔽之关键距离的垂直高度，以及metalExtensiony表示各种介层条之金属延伸的垂直高度。
其次，嵌入模块109在步骤209中基于此区域判断第二通孔的尺寸及位置。例如，嵌入模块109选择多组「X」和「Y」（或blockmaskCDx、metalExtensionx、blockmaskCDy、metalExtensiony）中最能满足步骤207里方程式的其中一个。
在步骤211中，嵌入模块109基于比较而在区域中嵌入第二通孔。例如，若满足步骤207的方程式，则嵌入模块109在区域中嵌入与步骤207里之预界定值「X」与「Y」相关联的通孔（或步骤209里判断的通孔）并且在记录103（或布局记录111）中储存所产生的修改后之布局。可在单一IC设计上多次进行图2的程序。例如，可对IC设计中的每一个通孔进行步骤205至211。如此，具有满足步骤207方程式之邻近区域的每一个通孔都可具有用以改良所产生的装置之可制造性的对应冗余或置换通孔。
图3至图5及图6A根据示例性具体实施例描述用以嵌入冗余通孔的程序。另外，图3至5及6B根据示例性具体实施例描述用以嵌入置换通孔的程序。为了描述，就图1A及1B的系统说明程序。注意到可用任何适当顺序进行、以及以任何适当方式结合、省略、或分离程序的步骤。
图3至图5、图6A、以及图6B包括例如储存在布局记录103里并且设有具轨上特征（on-track feature）303之交替心轴与非心轴SADP线轨301、以及通孔305的IC布局300。图3描述邻近通孔并且与SADP绕线分开的示例性区域307。另外，可缩减区域307以形成如矩形309、方形（未图标）、圆形（未图标）、及诸如此类的特殊预界定形状。
请参阅图4，嵌入模块109判断一组临界值。如图所示，此组临界值基于记录107的金属延伸401、区块屏蔽403、405。金属延伸401具有等于metalExtensiony的高度407以及等于metalExtensionx的宽度409。另外，区块屏蔽403各具有等于blockmaskCDx的宽度413以及区块屏蔽405具有等于blockmaskCDy的高度415。图5描述在区域307内具有高度503与宽度505之所产生的矩形区501。如上所述，可预定矩形区501（以及高度503与宽度505）。
请参阅图6A，第二通孔601a嵌入金属延伸501内以冗余地连接通过通孔305所连接的M1与M2层。如此，通孔601a在通孔305因制造公差而无法连接所产生的装置中的延伸层时保存所产生的装置之功能。另外，金属延伸可嵌入M1或M2层的任何一层，藉以例如基于每一层中的空间可用性(availability)而容许选择M1或M2以供金属延伸的嵌入。如图6A所示，冗余通孔601a的尺寸可相同于、或可小于（图未示）或大于（图未示）通孔305。
或者，图6B表示一组临界值的判断。如图所示。此组临界值包括第二金属延伸603、以及记录107的第二区块屏蔽605与607，其产生具有高度611与宽度613的矩形区609。类似上述，临界值可为如矩形区609（以及高度611与宽度613）之类的预定区。若矩形区609利用更多IC设计布局而仍在区域307内，则可利用较大通孔601b置换原始通孔305以提供相较于通孔601a更进一步之所产生的设计的可制造性。可基于此区域而尺寸化并且定位冗余通孔601a。此外，图6A与6B所示的通孔601a和601b分别可通过区块屏蔽形成以确保与二维金属规则兼容而无需DRC兼容性检查，藉以改良设计的可制造性而不会显著增加整体的设计周期时间。
请参阅图7及图8，金属延伸401通过心轴形成。如图所示，心轴对心轴距离701（例如尖端对尖端）小于最小心轴对心轴间距。请参阅图8，虚拟心轴801用于使特征即使在心轴对心轴距离（例如尖端对尖端）小于最小心轴对心轴间距时仍可分解。具体而言，包括有某些特征303与金属延伸401的虚拟心轴801不会侵犯到最小心轴对心轴间距。此外，区块屏蔽403与405移除虚拟心轴的不想要部位以形成特征303与401。如此，图7及8中所示的步骤确保特征303与金属延伸401的可分解性与产生而无需二维SADP DRC或颜色信息（例如，心轴对心轴、心轴对非心轴、非心轴对非心轴等）。因此，这些步骤容许即使在心轴对心轴距离（例如尖端对尖端）小于最小心轴对心轴间距时仍然能够使用虚拟心轴金属和区块屏蔽形成心轴金属特征。注意到图7及8中所示的步骤也可用于形成置换通孔（例如，通孔601b）。
图9是可用于实现各种示例性具体实施例的芯片组的图。芯片组900经程序化以判断用以嵌入本文所述的通孔，并且包括例如一个或多个实体封装件（例如，芯片）内所含括关于图9所述的处理器和内存组件。实体封装件通过实施例包括结构组合件(structuralassembly)（例如底座(baseboard)）上一个或多个材料、组件、及/或电线的配置以提供一个或多个如物理强度、尺寸保持、及/或电交互作用限制之类的特性。所思考的是，芯片组于示例性具体实施例中可实现于单芯片内。芯片组900、或其一部分构成用于进行图1至8中一个或多个步骤的机制。
芯片组900可包括用于在如芯片组900之组件之间传递信息之总线901之类的通讯机制。处理器903对总线901有连接性以执行指令并且处理储存于例如内存905内的信息。处理器903可包括一个或多个各经配置成独立执行的处理核心。多核心处理器能在单一实体封装件内进行多程序。多核心处理器的实施例包括两个、四个、八个、或更多个处理核心。或者，或另外，处理器903可包括一个或多个经由总线901前后组构（configured in tandem）的微处理器而能够独立执行指令、管线、以及多执行绪。处理器903还可与一个或多个专用组件一起进行特定处理功能及工作，如一个或多个数字信号处理器(DSP)907、或一个或多个特定应用集成电路(ASIC)909。DSP907通常组构成独立实时处理处理器903的真实信号（例如声音）。类似地，ASIC909可组构成进行不易由通用处理器进行的专门功能。其它用以协助进行本文所述发明性功能的专门组件包括一个或多个现场式可编程栅阵列(FPGA)（图未示）、一个或多个控制器（图未示）、或者一个或多个其它特殊用途计算机芯片。
处理器903和附属组件经由总线901而对内存905有连接性。内存905包括动态内存（例如RAM、磁盘、可写入式光盘等）以及静态内存（例如ROM、CD-ROM等）二者，用于储存执行时进行本文所述发明性步骤之可执行指令。内存905还储存与执行发明性步骤相关联或所产生的资料。
本揭示的具体实施例可达成包括通孔嵌入的许多技术功效，导致所产生的设计之可制造性有所改善。本揭示在任何各种类型的高度整合半导体装置中具有产业利用性，尤其是在利用SADP技术的IC装置中。
在前述说明中，本揭露引用其明确示例性具体实施例予以说明。然而，显而易见的是，可对此作各种修改及变更而不违背本揭露如权利要求所提出的广义精神及范畴。本说明书及图式因而视为描述性而非限制性。要理解的是，本揭露能够使用各种其它组合与具体实施例并且能够在本文所表达发明性概念的范畴内作任何变更或修改。
Claims (20)
1.一种制造集成电路的方法，该方法包含：
判断具有第一通孔和多条绕线的集成电路设计的基底的层件，该多条绕线水平延伸于该基底上并且置于多个等间隔垂直位置的其中一者上；
经由至少一个处理器，将该层件中垂直延伸于该多条绕线的第一组之间并且水平延伸于该多条绕线的第二组之间的区域的高度与宽度与一个或多个临界值比较，该区域邻近该第一通孔并与该多条绕线分开，其中，该一个或多个临界值包括预定高度与宽度；以及
基于该比较嵌入第二通孔。
2.如权利要求1所述的方法，其中，该比较更包含：
判断邻近该第一通孔并且自该第一通孔的外缘延伸至少该预定高度的矩形区，该矩形区具有至少该预定宽度的宽度；以及
比较该区域与该矩形区，其中，该第二通孔嵌入于该矩形区内，并且该第二通孔的于该矩形区内的该嵌入是进一步基于该区域与该矩形区的比较。
3.如权利要求2所述的方法，其中，该矩形区自该外缘延伸该预定高度，以及该矩形区的宽度等于该预定宽度。
4.如权利要求1所述的方法，包含：
判断介于该第一通孔的外缘与该第一组绕线的其中一者之间的垂直距离；
判断介于该第一通孔的水平中点与沿着第一水平方向的该第二组绕线的其中一者之间的第一水平距离；以及
判断介于该第一通孔的该水平中点与沿着另一水平方向的该第二组绕线的其中一者之间的第二水平距离，其中，该区域是矩形区的至少一部分，且该矩形区从该第一通孔的该外缘以该垂直距离垂直延伸并且具有等于该第一水平距离与该第二水平距离的总和宽度。
5.如权利要求4所述的方法，其中，该比较更包含：
比较该垂直距离与该预定高度；以及
比较该第一水平距离和该第二水平距离的总和宽度与该预定宽度，其中，该第二通孔嵌入于该矩形区内，并且该第二通孔的于该矩形区内的该嵌入是进一步基于该垂直距离与该预定高度的比较及该第一水平距离和该第二水平距离的总和宽度与该预定宽度的比较。
6.如权利要求5所述的方法，包含
基于该矩形区的尺寸判断该第二通孔的尺寸。
7.如权利要求1所述的方法，其中，该层件为集成电路设计的M1或M2层，以及该第一与第二通孔是介于该层件与该集成电路设计的另一层件之间的连接件、针脚接通件、或金属转移区。
8.如权利要求1所述的方法，包含：
判断用于嵌入该第二通孔的最小区域；以及
判断与产生该多条绕线、该第一通孔、该第二通孔、或该多条绕线、该第一通孔、该第二通孔中至少两个的结合的屏蔽相关联的关键距离，其中，判断该一个或多个临界值基于该最小区域和该关键距离。
9.一种制造集成电路的设备，该设备包含：
至少一个处理器；以及
包括用于一个或多个程序的计算机程序码的至少一个内存，
该至少一个内存和该计算机程序码配置成与该至少一个处理器一起令该设备进行至少下列所述，
判断具有第一通孔与多条绕线的集成电路设计的基底上的层件，该多条绕线水平延伸于该基底上并且置于多个等间隔垂直位置的其中一者上；
以一个或多个临界值比较垂直延伸于该多条绕线的第一组之间与水平延伸于该多条绕线的第二组之间的区域的高度与宽度，该区域为邻近该第一通孔并且与该多条绕线分开，其中，该一个或多个临界值包括预定高度与宽度；以及
基于该比较而嵌入第二通孔。
10.如权利要求9所述的设备，其中，该比较更包含：
判断邻近该第一通孔并且从该第一通孔的外缘延伸至少该预定高度的矩形区，该矩形区具有至少为该预定宽度的宽度；以及
比较该区域与该矩形区，其中，该第二通孔嵌入于该矩形区内，并且该第二通孔的于该矩形区内的该嵌入是进一步基于该区域与该矩形区的比较。
11.如权利要求10所述的设备，其中，该矩形区从该外缘延伸该预定高度以及该矩形区的宽度等于该预定宽度。
12.如权利要求9所述的设备，其中，该设备进一步造成：
判断介于该第一通孔的外缘与该第一组绕线的其中一者之间的垂直距离；
判断介于该第一通孔的水平中点与沿着第一水平方向的该第二组绕线的其中一者之间的第一水平距离；以及
判断介于该第一通孔的该水平中点与沿着另一水平方向的该第二组绕线的其中一者之间的第二水平距离，其中，该区域是矩形区的至少一部分，且该矩形区从该第一通孔的该外缘以该垂直距离垂直延伸并且具有等于该第一水平距离与该第二水平距离的总和宽度。
13.如权利要求12所述的设备，其中，该比较更包含：
比较该垂直距离与该预定高度；以及
比较该第一水平距离和该第二水平距离的总和宽度与该预定宽度，其中，该第二通孔嵌入于该矩形区内，并且该第二通孔的于该矩形区内的该嵌入是进一步基于该垂直距离与该预定高度的比较及该第一水平距离和该第二水平距离的总和宽度与该预定宽度的比较。
14.如权利要求13所述的设备，其中，该设备进一步造成：
基于该矩形区的尺寸判断该第二通孔的尺寸。
15.如权利要求9所述的设备，其中，该层件为集成电路设计的M1或M2层，以及该第一与第二通孔是介于该层件与该集成电路设计的另一层件之间的连接件、针脚接通件、或金属转移区。
16.如权利要求9所述的设备，其中，该设备进一步造成：
判断用于嵌入该第二通孔的最小区域；以及
判断与产生该多条绕线、该第一通孔、该第二通孔、或该多条绕线、该第一通孔、该第二通孔中至少两个的结合的屏蔽相关联的关键距离，其中，基于该最小区域和该关键距离判断该一个或多个临界值。
17.一种制造集成电路的方法，该方法包括：
判断具有第一通孔与多条绕线的集成电路设计的基底上的M1或M2层，该多条绕线水平延伸于该基底上并且置于通过距离予以分开的多个等间隔垂直位置的其中一者上，并且该第一通孔为介于该集成电路设计的该M1或M2层与另一M1或M2层之间的连接件、针脚接通件、或金属转移区；
判断垂直延伸于该多条绕线的第一组之间并且水平延伸于该多条绕线的第二组之间用于嵌入第二通孔的该M1或M2层的第一区域，该区域以一个或多个临界值邻近该第一通孔并且与该多条绕线分开；
判断用于嵌入该第二通孔的最小区域；
判断与产生该多条绕线、该第一通孔、该第二通孔、或其结合的屏蔽相关联的关键距离；
基于该最小区域和该关键距离判断预定高度和宽度；
经由至少一个处理器，比较该第一区域与该预定高度和宽度；以及
基于该比较而在该区域内嵌入该第二通孔。
18.如权利要求17所述的方法，包含：
判断邻近该第一通孔并且从该第一通孔的外缘延伸该预定高度的矩形区，该矩形区具有该预定宽度的宽度；以及
比较该第一区域与该矩形区，其中，该第二通孔嵌入于该矩形区内，并且该第二通孔的于该矩形区内的该嵌入是进一步基于该区域与该矩形区的比较。
19.如权利要求17所述的方法，包含：
判断介于该第一通孔的外缘与该第一组绕线的其中一者之间的垂直距离；
判断介于该第一通孔的水平中点与沿着第一水平方向的该第二组绕线的其中一者之间的第一水平距离；
判断介于该第一通孔的该水平中点与沿着另一水平方向的该第二组绕线的其中一者之间的第二水平距离，其中，该区域是矩形区的至少一部分，且该矩形区从该第一通孔的该外缘以该垂直距离垂直延伸并且具有等于该第一水平距离与该第二水平距离的总和宽度；
比较该垂直距离与该预定高度；以及
比较该第一水平距离和该第二水平距离的总和宽度与该预定宽度，其中，该第二通孔的嵌入是进一步基于该垂直距离与该预定高度的比较以及该第一水平距离与该第二水平距离的总和宽度与该预定宽度的比较。
20.如权利要求19所述的方法，包含：基于该矩形区的尺寸判断该第二通孔的尺寸。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/838,378 US8843869B1 (en) | 2013-03-15 | 2013-03-15 | Via insertion in integrated circuit (IC) designs |
| US13/838,378 | 2013-03-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104050315A CN104050315A (zh) | 2014-09-17 |
| CN104050315B true CN104050315B (zh) | 2017-12-22 |
Family
ID=51503143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410098784.6A Expired - Fee Related CN104050315B (zh) | 2013-03-15 | 2014-03-17 | 集成电路设计中的通孔嵌入 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8843869B1 (zh) |
| CN (1) | CN104050315B (zh) |
| TW (1) | TWI534645B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9158879B2 (en) * | 2013-09-04 | 2015-10-13 | Globalfoundries Inc. | Color-insensitive rules for routing structures |
| US9330224B2 (en) * | 2014-04-30 | 2016-05-03 | Oracle International Corporation | Method and apparatus for dummy cell placement management |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1917206A (zh) * | 2006-08-25 | 2007-02-21 | 威盛电子股份有限公司 | 集成电路的电源地网络及其布置方法 |
| CN101159265A (zh) * | 2002-09-11 | 2008-04-09 | 日本电气株式会社 | 半导体集成电路 |
| CN101944525A (zh) * | 2009-07-06 | 2011-01-12 | 台湾积体电路制造股份有限公司 | 集成电路结构 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3806016B2 (ja) * | 2000-11-30 | 2006-08-09 | 富士通株式会社 | 半導体集積回路 |
| US7943436B2 (en) * | 2002-07-29 | 2011-05-17 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
| US6986113B2 (en) * | 2002-11-08 | 2006-01-10 | Texas Instruments Incorporated | Method for estimating substrate noise in mixed signal integrated circuits |
| US7007258B2 (en) * | 2003-06-13 | 2006-02-28 | Sun Microsystems, Inc. | Method, apparatus, and computer program product for generation of a via array within a fill area of a design layout |
| US7470489B2 (en) * | 2004-08-18 | 2008-12-30 | International Business Machines Corporation | Method for designing alternating phase shift masks |
| JP4718914B2 (ja) * | 2005-06-28 | 2011-07-06 | 株式会社東芝 | 半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法 |
| US7543262B2 (en) * | 2005-12-06 | 2009-06-02 | Cadence Design Systems, Inc. | Analog layout module generator and method |
| JP2007164536A (ja) * | 2005-12-14 | 2007-06-28 | Toshiba Corp | 半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム及び半導体集積回路の製造方法 |
| US7689960B2 (en) * | 2006-01-25 | 2010-03-30 | Easic Corporation | Programmable via modeling |
| US8086991B1 (en) * | 2007-07-25 | 2011-12-27 | AWR Corporation | Automatic creation of vias in electrical circuit design |
| US8099701B2 (en) * | 2009-02-27 | 2012-01-17 | Oracle America, Inc. | Efficient chip routing method and apparatus for integrated circuit blocks with multiple connections |
| US8782586B2 (en) * | 2009-07-16 | 2014-07-15 | Cadence Design Systems, Inc. | Method, system, and program product for routing an integrated circuit to be manufactured by doubled patterning |
| US8245174B2 (en) * | 2009-07-23 | 2012-08-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Double patterning friendly lithography method and system |
| US9477801B2 (en) * | 2009-09-02 | 2016-10-25 | Synopsys, Inc. | Multi-threaded track assignment |
| US8549458B2 (en) * | 2009-11-09 | 2013-10-01 | Cadence Design Systems, Inc. | Method, system, and program product for routing an integrated circuit to be manufactured by sidewall-image transfer |
| US20120180014A1 (en) * | 2011-01-06 | 2012-07-12 | Springsoft, Inc. | Method of context-sensitive, trans-reflexive incremental design rule checking and its applications |
| US8484599B2 (en) * | 2011-06-10 | 2013-07-09 | Synopsys, Inc. | Performing via array merging and parasitic extraction |
| US8522186B2 (en) * | 2011-12-16 | 2013-08-27 | Industrial Technology Research Institute | Method and apparatus of an integrated circuit |
| US8741763B2 (en) * | 2012-05-07 | 2014-06-03 | Globalfoundries Inc. | Layout designs with via routing structures |
-
2013
- 2013-03-15 US US13/838,378 patent/US8843869B1/en active Active
- 2013-09-26 TW TW102134707A patent/TWI534645B/zh not_active IP Right Cessation
-
2014
- 2014-03-17 CN CN201410098784.6A patent/CN104050315B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101159265A (zh) * | 2002-09-11 | 2008-04-09 | 日本电气株式会社 | 半导体集成电路 |
| CN1917206A (zh) * | 2006-08-25 | 2007-02-21 | 威盛电子股份有限公司 | 集成电路的电源地网络及其布置方法 |
| CN101944525A (zh) * | 2009-07-06 | 2011-01-12 | 台湾积体电路制造股份有限公司 | 集成电路结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8843869B1 (en) | 2014-09-23 |
| US20140282345A1 (en) | 2014-09-18 |
| TWI534645B (zh) | 2016-05-21 |
| TW201435630A (zh) | 2014-09-16 |
| CN104050315A (zh) | 2014-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US12013643B2 (en) | Method of cutting conductive patterns | |
| US8006205B2 (en) | Semiconductor device layout method, a computer program, and a semiconductor device manufacture method | |
| US8239807B2 (en) | Method of making routable layout pattern using congestion table | |
| TW200917331A (en) | Method of making an integrated circuit having fill structures | |
| US9824968B2 (en) | Method, system and computer readable medium using stitching for mask assignment of patterns | |
| US20070150849A1 (en) | Basic cell design method for reducing the resistance of connection wiring between logic gates | |
| US10204894B2 (en) | Via placement within an integrated circuit | |
| TW200418162A (en) | Multilayered integrated circuit with extraneous conductive traces | |
| CN104050315B (zh) | 集成电路设计中的通孔嵌入 | |
| TW202123056A (zh) | 使用帶有金屬線的胞元的電路設計 | |
| US8015529B1 (en) | Methods and apparatus for diagonal route shielding | |
| US20180068046A1 (en) | Multiple patterning method, system for implementing the method and layout formed | |
| US9400863B2 (en) | Color-insensitive rules for routing structures | |
| JP2005235804A (ja) | 半導体装置の設計方法及びプログラム | |
| US20200201954A1 (en) | Method of designing a layout for a semiconductor integrated circuit | |
| JP2000332117A (ja) | 半導体集積回路の設計方法 | |
| JPH0329343A (ja) | 半導体集積回路の配線方法 | |
| JP2004311587A (ja) | ダミー配線作成方法及びダミー配線作成装置 | |
| JP2009193517A (ja) | 配線レイアウト装置、配線レイアウト方法及び配線レイアウトプログラム | |
| JPH11224899A (ja) | 半導体集積回路のレイアウト方法 | |
| JPH11259546A (ja) | 記録媒体及びデータ取り出し方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210315 Address after: California, USA Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd. Address before: Greater Cayman Islands, British Cayman Islands Patentee before: GLOBALFOUNDRIES Inc. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20171222 |