CN104011693A - 设置基于i/o带宽的处理器频率层的装置和方法 - Google Patents

Abstract

一种管理计算机处理器频率的装置和方法。该装置包括用于在计算机处理器中管理功率的功率控制单元(PCU)。该功率控制单元包括用以在计算机处理器中从多个通信端口获取事务率数据的数据采集模块和耦合至该数据采集模块的频率控制逻辑模块，该频率控制逻辑用以为多个通信端口在不伴随有显著额外时延的基础上处理话务而计算最小化处理器互连频率，并且超驰处理器互连频率，以满足计算出的最小化处理器互连频率。

Description

设置基于I/O带宽的处理器频率层的装置和方法

发明领域

本发明的实施例涉及一计算机系统。具体地，本发明的实施例涉及一种管理处理器互连的频率以当处理器核处于空闲状态时使跨越互连上的通信延时最小化的方法和系统。

相关技术

计算机处理器可包括多个用于执行指令的核和一组其他组件，这些组件能够使处理核高效执行指令并传输数据至该计算机系统的其他组件。计算机处理器工作在特定频率或频率范围内，该特定频率或频率范围取决于处理器内的时钟信号。在许多计算机系统中，有效功耗在该计算机系统的运行中是重要考虑因素。当处理器的核不处于活动状态(即，执行指令)时，该处理器时钟的频率可被降低以节省功率，因为计算机处理器在更低频率下运行所需的能量小于在高频率时运行所需的能量。

在一些计算机系统中存在多个计算机处理器，每个计算机处理器都有用于执行指令的独立核集合。这些计算机处理器可以通过诸如快速路径互连(QPI)、超传输或类似通信链路之类的通信链路来进行相互通信。所述快速路径互连是作为示例而非限定性。计算机处理器也与一组存储设备和外围设备进行通信。与存储设备和外围设备的通信可通过诸如快速外围组件互连(PCIe)(由PCI特别兴趣小组所定义)总线之类的分立总线，PCIe总线用于与外围设备进行通信。这些外围设备除了与每个处理器通信之外还可与存储设备进行通信。存储设备和外围设备可连接至一组相互通信的处理器中的特定处理器。这些处理器可以是在同一个主板上或分布在诸个分立装置上。这些处理器可访问主要附在其他处理器上的存储器和外围设备。在这些处理器或外围设备相互通信或与存储设备通信的情况下，该通信可遍历具备已减少频率(由于核的闲置)的处理器。由于该已减少频率影响处理器的互连和通信端口，工作在已减少频率的处理器的通信被减慢。

附图说明

本发明在各附图中是作为示例而非作为限定示出的，在附图中相同的附图标记指代相同的元素。应当指出，本公开文本中的不同引用“一”或“一个”实施例并不一定指同一个实施例，并且这样的引用指至少一个实施例。此外，当一个特定的特征、结构或特点结合一个实施例进行说明时，应当认为结合其他不论是否明确说明的实施例来实现这些特征、结构或特点是属于本领域技术人员的知识范围内的。

图1是具有单个计算机处理器的计算机系统实施例的图示。

图2是具有多个计算机处理器的计算机系统实施例的图示。

图3是在计算机系统内的功率控制单元的实施例的图示。

图4是用于管理最小化处理器互连频率的功率控制单元的过程实施例的流程图。

具体说明

在下面的说明中将陈述许多具体细节。然而，应当理解本发明的实施例可以在没有这些具体细节的情况下进行实践。在其他示例中并没有详细示出众所周知的电路、结构和技术，以免模糊对本发明的理解。

在下面的说明和权利要求中，均可使用术语“耦合”和“连接”以及它们的派生词。应当理解，这些术语并不旨在作为彼此的同义词。“耦合”用于表示两个或多个可以是或不是直接物理接触或电接触的元件进行相互协作或交互。“连接”用于表示两个或多个相互耦合的元件之间的通信建立。

图1是结合有功率控制单元的实施例的计算机系统的图示，该功率控制单元用于管理最小化处理器互连频率。计算机系统100包括除了该计算机系统其他组件之外的一组存储设备103、处理器101和一组外围设备125。此处的“一组”是指任何正整数数量的物品，包括一个物品。为清楚起见，省略该计算机系统的其他常规组件，以免模糊本发明实施例的相关方面。本领域技术人员应理解，该计算机系统可包含其他组件或多于此处已说明组件的特定组件，并且涉及示例说明性实施例的原理和结构也适用于这些其他实施例。

存储设备103可以是任何类型的动态或静态随机存取存储器(RAM)或用于在处理器101及由处理器101执行的操作系统的指示下存储数据和指令的类似存储设备。存储设备103可包括任何数量的存储设备和任何大小的存储设备。存储设备103可以由处理器101访问，且其他组件(尤其是互连109和处理器101的通信端口)可通过处理器101来访问该存储设备。

计算机处理器101可以是任何类型的多核处理器，诸如双核或四核处理器。计算机处理器101可包括一组子组件，包含存储器控制器107、一组核105、互连109、高速缓存111、输入/输入模块113、QPI模块123、功率控制单元115和类似子组件。核105执行从存储器103或在计算机系统100内的类似地点获取的一组指令。任何数量的核105可以存在于处理器101中。这些核105可独立工作或根据操作系统指示与另一个核协同工作，以运行应用程序并为计算机系统100的用户执行类似操作。

存储器控制器107管理处理器101和存储设备103之间的通信。存储器控制器107可经由一专用存储总线或与计算机系统100的其他组件共享的总线与存储设备103进行通信。存储器控制器107可以根据处理器101的指示而检索存储在存储设备103中的数据并且将数据写入存储设备103。该存储器控制器还可助于代表其他计算机系统组件进行从存储设备103的数据检索或至存储设备的数据写入。不论何种情况，该核或其他组件通过处理器101的互连109与存储器控制器107进行通信。

处理器101的高速缓存111为核105提供快速工作存储器，以使用在执行指令以存储即将被执行的指令并且存储由这些指令和核105所操纵的数据。高速缓存111可由核105共享或可受特定核105控制。高速缓存111可具备任何容量或组织。高速缓存111可由核105通过互连109访问。存储模块107和其他通信端口也可以写入至高速缓存111或从高速缓存111读取。

除存储器控制器107之外，处理器101还可包括额外的通信端口用以使处理器101与其他处理器及计算机系统100的其他组件交换数据。该额外的通信端口可包括一组输入/输出模块113、QPI模块123或类似的处理器间通信端口或其他类型的通信端口。该I/O模块113可以使处理器101与一组外围设备125交换数据。这组外围设备125可通过附于通信端口113的总线123来与处理器101进行通信。任何数量的通信端口可包括在处理器101内，用以独立地或协作地与这组外围设备125通信。在一个示例实施例中，总线123是快速外围设备互连(PCIe)总线。

通行端口还可包括用于与本地(即，在计算机系统100内)或远程(即，在计算机系统100之外)的其他处理器进行通信的通信端口。这些通信端口123能够使处理器101与其他处理器交换数据以及与连接至这些其他处理器的存储器或外围设备交换数据。在一个示例实施例中，通信端口123是一个快速路径互连(QPI)模块或类似协议模块。处理器101可支持任何数量的用于与其他处理器交换数据的通信端口。

在一个实施例中，处理器101包括功率控制单元(PCU)115。该PCU管理处理器101和相关组件的功率配置。功率控制单元115可独立运行或与操作系统结合运行以管理处理器101和相关组件的功率配置。在一个实施例中，功率控制单元115包括频率层模块117。该频率层模块117与处理器的端口通信来监控跨越处理器101的数据话务。跨越处理器101的数据话务可以由核105的活动或计算机系统100的其他组件以及计算机系统100之外的组件的活动来驱动。例如，外围设备125可利用存储设备103来存储数据，并且外围设备125和存储设备103之间的数据话务经由相应的通信端口和处理器101的内部互连109而通过处理器101。

由PCU115控制的功率管理的许多方面之一就是处理器101在运行和执行指令时的频率或时钟速度。根据操作系统指示的PCU115可降低处理器101频率或时钟速度，来响应操作系统进入诸如挂起状态之类的节能模式。处理器101的频率或时钟速度可影响处理器101的所有组件，包括通信端口和处理器互连109。数据对处理器101的遍历是由通信端口和互连109以与该处理器频率或时钟速度有关的速率来进行处理的。这会对处理器101上外围设备125之间的数据交换造成瓶颈，其中通信端口和互连会引起数据交换过程中的延时，该延时超出了横跨处理器101的数据处理的正常时序。结果，计算机系统的性能受到不利影响，因为当处理器101处于低功率模式时外部组件125和其他处理器在横跨处理器101的数据交换过程中经历了额外时延。

PCU115的频率层模块117通过消息信道119或类似通信机制来轮询通信端口以获取指示通过该通信端口的话务水平的事务数据。频率层模块117可超驰(override)由PCU115基于操作系统或类似来源的输入而设置的处理器频率，以确保频率足够处理通信端口的话务。确定频率层的过程在下文中给出额外详细描述。此过程被描述为将处理器101作为一个整体来设置频率。然而，本领域技术人员应当理解，所述原理和结构适用于其他实施例，其中处理器101的子组件具有独立时钟。处理器互连频率这一术语在本说明书中用于表示处理器的频率，因为它影响了跨越处理器101的处理器子组件(诸如，通信端口)之间的通信，因为它们使用内部处理器互连119。

图1中的虚线是在I/O模块113之间的一个示例事务的说明，该I/O模块113服务于正在访问存储设备103的外围设备125。该I/O模块113接收请求并经由处理器互连109与存储器控制器107进行通信。存储器控制器107与存储设备103通信，以根据外围设备125的需要来检索或写入数据，并且存储设备向存储器控制器107进行答复。存储器控制器107将数据请求的结果通过I/O模块113返回至外围设备。

图2是一个示例实施例的图示，其中计算机系统是一个多处理器系统，每个处理器结合有功率控制单元用于管理最小化处理器互连频率。计算机系统200的组件包括一组处理器101和201。每个处理器101和201的子组件和相关组件均类似于上文中说明的关于图1中单处理器系统的组件。第二处理器201具有独立的一组存储设备、通信端口、外围设备和相似组件。处理器201包括PCU215和频率层模块217，频率层模块217能够独立为处理器201确定频率层。

处理器201可以通过诸如QPI链路203之类的处理器间通信链路与处理器101进行通信。每个处理器101,201均具有QPI模块，QPI模块管理整个QPI链路203的通信。每个处理器101,201可独立进入低功率模式，此模式下处理器频率被降低。然而，整个处理器101,201的通信仍可发生，且该通信可受到处理器低功率状态和低频率的不利影响。

一组数据事务的示例由图2中的虚线示出。在此实施例中，除了跨越处理器101的外围设备与存储设备之间的通信之外，跨越处理器101的通信还可发生在其他处理器201与第一处理器101的存储设备和外部设备之间。相同的通信模式可能跨越第二处理器201。本领域技术人员应当理解，有关于示例多处理器计算机系统200已说明的原理和结构可适用于其他具有任何数量且相互通信的处理器的计算机系统。

图3是功率控制单元执行频率层模块的实施例图示。PCU115包括频率层模块117，且通过消息信道119与一组通信模块113,123进行通信，PCU115包括处理器时钟模块305。每个示出的组件均在单个处理器内。为了清除起见，对PCU115和相关组件执行频率层模块117和处理的讨论中省略其他处理器组件。

频率层模块117包括数据采集模块301和数据控制逻辑模块303。数据采集模块301与通信端口123,113进行通信以获取通信事务率数据，通信事务率数据可被用于为处理器确定频率层，该频率层确保跨越处理器的数据话务能被处理且不存在由于核的非活动状态或类似原因所导致的处理器低功率或低频率状态而引起的显著额外时延。数据采集模块301可通过消息信道119与通信端口进行通信。该消息信道是在处理器内的专用通信系统用以在除了标准通信机制(诸如内部处理器互连)之外使得处理器子组件之间实现通信。

数据采集模块301可从通信端口123,113中每个通信端口的一组计数器处获取通信事务数据。所述计数器包括QPI模块123中的发送和接收触发计数器321A，B。所述计数器包括在I/O模块113中的读、写计数器331A，B。在一个实施例中，数据采集模块301可每隔1毫秒利用消息信道“批量读取”操作来获取计数器数据，这就对所有计数器的值进行同时采样以避免读数间的时序偏差。I/O模块计数器331A，B和QPI模块计数器321A，B大小可调整，通过具备大于2毫秒的翻转间隔来统计读周期间的任何抖动以避免翻转。

由数据采集系统301自计数器处采集的数据可由频率控制逻辑模块303进行处理。所述计数器可根据每个计数器使用的度量进行归一化以进行比较。在一个实施例中I/O模块计数器331A，B可以以它们所呈现的格式使用。可针对每个QPI链路的每个QPI模块123而将QPI模块计数器321A，B相加为单个值。随后可使用这些链路值的最大值，即QPI值＝MAX(QPI_Counter[0],QPI_Counter[1])。

在一个实施例中，计数器值可用来与存储在一查询表或类似存储设备中的阈值相比较。在另一个实施例中，所述计数器值可用公式处理来计算足以维持相应通信端口处话务的最小化处理器互连频率(即频率层)。所述公式可表示为FMIN＝A+MAX(B*IO_Counter,C*QPI_Counter)，其中A，B，C为可编程常量。

在某些实施例中，当一个处理器具有多种通信端口类型时，这些单独的通信端口频率层的最大值将被作为处理器频率层的处理器互连频率。在其他实施例中，如果所述通信端口产生具备附加带宽特征的跨越处理器的话务，其中每个通信端口带宽与其他通信端口带宽累积，相加的带宽或数据话务速率度量应被用于使用该公式或阈值查找表来计算频率层。

频率控制逻辑模块303也可与处理器时钟模块305或类似处理器组件进行互动，来将处理器当前频率调整为由频率层模块117确定的频率层。在其他实施例中，频率层模块117管理处理器内的多个或独立时钟来确保为通信端口和内部处理器互连维持频率层，以避免对跨越处理器处理的数据话务的额外时延。其他处理器或计算机系统组件以及操作系统可对由PCU设置的频率层拥有可视性，并且该频率层可被由管理员或制造商配置而定的这些其他组件所超驰。例如，处理器可超驰最小频率层来响应计算机系统内热或功率状况的变化。

图4是一个用于频率层管理过程实施例的图表。在一个实施例中，该过程由PCU的频率层模块发起来响应处理器进入会影响跨越处理器数据话务的低功率状态或其他节能状态。为了响应这些状况或来自外部源的输入，频率层监控过程被开启(方框401)。该过程可通过频率层模块从通信端口获取通信端口数据事务数据来持续(方框403)。该数据可通过轮询通信端口获得每个端口保持的计数器数据来获取。在一个实施例中，该数据可通过对处理器消息信道的批量读取操作来获取。计数器值被返回至频率层模块用于进一步处理。

所述计数器值被用于计算最小化处理器互连频率，该最小化处理器互连频率使所有通信端口处理其各自话务而不伴随显著额外时延(方框405)。相对于全功率或最高频率设置而言，处理器低功率状态可减缓该数据的传输和处理。计算该最小化处理器互连频率用于确保无延时被增加至此基线，但是不必使用全功率或最高频率，这实现了节能。这提高了整体性能，尤其是在低核活动率和高I/O情况下。通过避免I/O和类似通信端口活动花费一段不成比例的长时间来完成，抵消了频率层功耗的增加，这就降低了处理器的整体能效。所述频率层可因此具备能效方面的净改善。最小化处理器互连频率可运用以上本文论及的公式或通过阈值水平查找来计算得出。

进行检查是为了确定当前处理器频率(方框407)是否超过计算出的最小化处理器互连频率。如果该处理器当前超过了最小化处理器互连频率，则该进程按确定间隔(即1毫秒)继续，以获得更新后的通信端口事务数据(方框403)。如果处理器当前未超过最小化处理器互连频率，则频率层模块可超驰处理器频率设置，以满足计算出的最小化处理器频率(方框409)。该进程则可通过获取已更新的通信端口事务数据而继续(方框403)。

因此，所述实施例提供了通过响应一累进进程能够检测处理器瓶颈情况发生的有效对策，该累进进程是根据跨越处理器的数据话务水平而定。所述进程从而提高了带宽利用率并降低了I/O或远程处理器为活动状态时的时延，同时维持了电源效率。

应当理解，以上说明旨在为说明性质的而非限制性质。基于阅读和理解以上说明，其他许多实施例对那些本领域技术人员来说是显而易见的。因此，本发明范围应参照所附权利要求以及该授权权利要求的等同物而定。

Claims (20)

1.一种装置，包括：

功率控制单元，用以在计算机处理器中管理功率，包括：

数据采集模块，用以在所述计算机处理器中从多个通信端口获取事务率数据；以及

频率控制逻辑模块，耦合至所述数据采集模块的，所述频率控制逻辑用以为多个通信端口计算最小化处理器互连频率，以在不显著增加时延的基础上处理话务，也用以超驰处理器互连频率，以满足计算出的最小化处理器互连频率。

2.如权利要求1所述的装置，所述频率控制逻辑模块为计算出的最小化处理器互连频率设置系统时钟。

3.如权利要求1所述的装置，所述数据采集模块轮询多个通信端口来获取事务数据。

4.如权利要求1所述的装置，所述频率控制逻辑模块将多个通信端口的最大事务率与阈值相比较来决定是否超驰所述处理器互连频率。

5.如权利要求1所述的装置，所述频率控制逻辑模块将所述最小化处理器互连频率计算为多个通信端口的一组处理器互连频率层的最大值。

6.如权利要求1所述的装置，所述多个通信端口包括快速路径互连(QPI)模块和PCIe总线的输入/输出模块。

7.如权利要求1所述的装置，所述数据采集模块在消息信道上每隔一定时间如同批量读取那样轮询多个通信端口。

8.一种计算机系统，包括：

存储设备，用于存储数据；

第一多核处理器，用于执行第一组程序化操作；以及

第二多核处理器，耦合至所述存储设备和所述第一多核处理器，用于执行第二组程序化操作，所述第二多核处理器包括在计算机处理器中用以管理功率的功率控制单元，所述功率控制单元包括：

数据采集模块，用于在计算机处理器中从多个通信端口获取事务率；以及

频率控制逻辑模块，耦合至所述数据采集模块，所述频率控制逻辑用以为多个通信端口计算最小化处理器互连频率，以在不显著增加时延的基础上处理话务，也用以超驰处理器互连频率，以满足计算出的最小化处理器互连频率。

9.如权利要求8所述的计算机系统，所述频率控制逻辑模块为计算出的最小化处理器互连频率设置系统时钟。

10.如权利要求8所述的计算机系统，所述数据采集模块轮询多个通信端口来获取事务数据。

11.如权利要求8所述的计算机系统，所述频率控制逻辑模块将多个通信端口的最大事务率与阈值相比较来决定是否超驰所述处理器互连频率。

12.如权利要求8所述的计算机系统，所述频率控制逻辑模块将所述最小化处理器互连频率计算为多个通信端口的一组处理器互连频率层的最大值。

13.如权利要求8所述的计算机系统，所述多个通信端口包括快速路径互连(QPI)模块和一个PCIe总线的输入/输出模块。

14.如权利要求8所述的计算机系统，所述数据采集模块在消息信道上每隔一定时间如同批量读取那样轮询多个通信端口。

15.一种方法，包括：

由功率控制单元(PCU)启动对通信端口的监控；

从所述通信端口获取通信端口事务数据；

由所述功率控制单元在共享芯片上为处理器计算最小化处理器互连频率，所述最小化处理器互连频率使得所述通信端口能够在不显著增加时延的基础上处理话务；以及

超驰处理器互连频率来满足所述最小化处理器互连频率。

16.如权利要求15所述的方法，进一步包括：

检查处理器互连频率是否满足所述最小化处理器互连频率。

17.如权利要求15所述的方法，进一步包括：

为所述最小化处理器互连频率设置系统时钟。

18.如权利要求15所述的方法，进一步包括：

轮询所述通信端口来获取所述通信端口事务数据。

19.如权利要求15所述的方法，进一步包括：

将多个通信端口的最大事务率与阈值相比较来决定是否超驰所述处理器互连频率。

20.如权利要求15所述的方法，进一步包括：

在消息信道上每隔一定时间如同批量读取那样轮询多个通信端口。