CN104009541B - 智能变电站运行信息的处理系统及处理方法 - Google Patents
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Abstract
本发明公开了一种变电站运行信息的处理系统及方法，包括内置内存的FPGA芯片，用于捕获网络报文并保存在FPGA的内存中；一个内置内存的第一DSP芯片，用于数据拆分、录波计算及故障测距并生成启动数据并保存在第一DSP芯片的内存；第一、第二两个RAM，第一RAM分别与FPGA芯片和第一DSP芯片电连接，用于在FPGA芯片控制下从FPGA 芯片的内存中读取数据供第一DSP芯片处理；第二RAM分别与FPGA芯片和第一DSP芯片电连接，用于缓存第一DSP内存中的启动数据以供FPGA芯片的内存读取。对于捕获的网络报文处理效率较高，有利于故障信息及时传输，有助于对变电站运行故障及时有效的分析定位。
Description
技术领域
本发明涉及电力设备技术领域，尤其涉及一种智能变电站运行信息的处理系统及处理方法。
背景技术
传统变电站自动化系统的联调和运行中，常发生后台监控、无人值班集控站和调度自动化主站系统遥信或事件不完整、遥控不成功、测量跃变等情况。当这些情况发生在远方或本地自动闭环控制的无功电压自动控制(AVQC)、自动发电控制(AGC)等系统时，其严重性就更为突出。实践表明，这些情况大都是由于通信故障引起的，然而由于缺乏有效技术手段，无法重现问题发生时的通信过程，因此往往很难对问题进行判断、定位和处理。
而且，随着智能变电站的发展，通信技术越来越成为变电站自动化的关键，例如基于IEC61850标准的变电站自动化系统。其中，IEC61850标准是基于通用网络通信平台的变电站自动化系统的国际标准，该标准下的变电站自动化系统中，模拟量采集信号、监控系统的联闭锁、继电保护及自动装置的跳合闸等功能均采用网络通信方式实现，传统的二次回路由直观电缆连线完全转换为网络通信过程，各种信号的连接和传递由传统的硬接线方式改为通讯方式实现。特别是随着应用电子式电流、电压互感器以及智能断路器产品的智能化变电站的出现，变电站自动化系统的设计、安装、调试和运行维护将产生深刻的变革，系统运行完全依赖于通信。此时，传统的故障排查手段更是无法满足要求，通信过程错误难以再现。
现有技术对于捕获的网络报文处理效率低下，导致故障信息不能及时传输，容易影响对变电站运行故障及时有效的分析定位。
发明内容
本发明为解决上述技术问题提供一种智能变电站运行信息的处理系统及处理方法，其对于捕获的网络报文处理效率较高，有利于故障信息的及时传输，进而有助于对变电站运行故障及时有效的分析定位。
为解决上述技术问题，本发明提供一种变电站运行信息的处理系统，包括：内置有内存的FPGA芯片，用于捕获网络报文并保存在所述FPGA芯片的内存中；至少一个内置有内存的第一DSP芯片，用于数据拆分、录波计算以及故障测距并生成启动数据并保存在所述第一DSP芯片的内存中；以及第一、第二两个RAM，所述第一RAM通过HPI分别与所述FPGA芯片和所述第一DSP芯片电连接，用于在所述FPGA芯片控制下从所述FPGA芯片的内存中读取数据以供所述第一DSP芯片处理；所述第二RAM通过SPI分别与所述FPGA芯片和所述第一DSP芯片电连接，用于缓存所述第一DSP内存中的所述启动数据以供所述FPGA芯片的内存读取。
进一步地，所述处理系统包括第二DSP芯片，所述第二DSP芯片内置有内存，所述第二DSP芯片用于数据拆分、录波计算以及故障测距并生成启动数据并保存在所述第一DSP芯片的内存中；其中，所述第一RAM通过HPI分别与所述FPGA芯片和所述第二DSP芯片电连接，用于在所述FPGA芯片控制下从所述FPGA芯片的内存中读取数据以供所述第二DSP芯片处理；所述第二RAM通过SPI分别与所述FPGA芯片和所述第二DSP芯片电连接，用于缓存所述第二DSP芯片的内存中的所述启动数据以供所述FPGA芯片的内存读取。
进一步地，通过所述FPGA芯片配置所述第一DSP芯片专用于数据拆分和录波计算，并通过所述FPGA芯片配置所述第二DSP芯片专用于数据拆分和故障测距。
进一步地，所述FPGA芯片还用于在所述网络报文从所述FPGA的内存发送至所述第一DSP芯片和所述第二DSP芯片之前对所述网络报文进行预处理，其中，包括为获取到的所述网络报文添加时标及质量位。
为解决上述技术问题，本发明还提供一种变电站运行信息的处理方法，包括如下步骤：FPGA芯片捕获网络报文并保存，同时将所述网络报文发送至第一RAM；第一DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将所述启动数据发送至第二RAM；所述FPGA芯片从所述第二RAM获取所述启动数据并保存。
进一步地，在所述第一DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将所述启动数据发送至第二RAM的步骤中，还包括：第二DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将所述启动数据发送至第二RAM。
进一步地，在所述第一DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将所述启动数据发送至第二RAM的步骤之前，包括：配置所述第一DSP芯片和所述第二DSP芯片，使能所述第一DSP芯片进行数据拆分和录波计算，使能所述第二DSP芯片进行数据拆分和故障测距；在所述第一DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将所述启动数据发送至第二RAM的步骤中，包括：所述第一DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分和录波计算生成启动数据，所述第二DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分和故障测距生成启动数据。
进一步地，在所述FPGA芯片从所述第二RAM获取所述启动数据并保存，所述FPGA芯片从所述第二RAM获取所述启动数据并保存的步骤之后，包括：外接处理器通过DMA方式直接访问所述FPGA芯片内存中各启动数据和相应的网络报文并进行处理。
进一步地，在所述FPGA芯片捕获网络报文并保存的步骤之前，包括：判断各DSP芯片的运行状态是否在线；如果各所述DSP芯片均在线，判断各所述DSP芯片是否处于配置状态；如果任一所述DSP芯片不处于配置状态，将全部所述DSP芯片切换至配置状态；通过所述FPGA对各所述DSP芯片进行配置；配置完成后，进一步判断各DSP芯片的运行状态是否在线；如果各所述DSP芯片均在线，判断各所述DSP芯片是否处于计算状态；如果任一所述DSP芯片不处于计算状态，将全部所述DSP 芯片切换至计算状态。
进一步地，在所述FPGA芯片捕获网络报文并保存的步骤中，还包括:对所述网络报文进行预处理，具体包括为获取到的所述网络报文添加时标及质量位。
本发明实施方式的智能变电站运行信息的处理系统及处理方法：通过设置FPGA芯片捕获网络报文，设置DSP芯片对网络报文进行数据拆分、录波计算及故障测距，实现软硬件分工处理，能够提高处理效率，并且，通过设置双RAM，即第一RAM和第二RAM的方式，能够进行双缓存操作，使得FPGA芯片和第一DSP芯片之间交互速度快，且能够保证数据的完整性，进而保证故障信息的及时传输。
附图说明
图1是本发明变电站运行信息的处理系统第一实施方式的结构示意图。
图2是本发明变电站运行信息的处理系统第二实施方式的结构示意图。
图3是本发明变电站运行信息的处理方法第一实施方式的流程图。
图4是本发明变电站运行信息的处理方法第二实施方式的流程图。
具体实施方式
下面结合附图和实施方式对本发明进行详细说明。
参阅图1，本发明实施方式的变电站运行信息的处理系统，包括：FPGA(Field－Programmable Gate Array，现场可编程门阵列)芯片1和至少一个DSP(Digital SignalProcess，数字信号处理)芯片，该DSP芯片为第一DSP芯片22。其中，该FPGA芯片1和第一DSP芯片2均内置有或电连接有内存。
具体而言，该FPGA芯片1用于捕获变电站运行过程中产生的网络报文并保存在FPGA芯片1的内存11中，进一步地，FPGA芯片1还用于在网络报文从FPGA芯片1的内存11发送至第一DSP芯片2和第二DSP 芯片3之前对网络报文进行预处理，该预处理包括为获取到的网络报文添加时标及质量位，其中，时标包括秒时标和微秒时标，将时标精确到微秒级别有利于提高接收分辨率。
该第一DSP芯片2用于数据拆分、录波计算以及故障测距并生成启动数据并保存在第一DSP芯片2的内存中，其中，录波计算和故障测距在进行数据拆分并检测到开关量变化时启动，进一步地，数据拆分及将网络报文分类成模拟量和开关量数据。具体而言，启动数据包括：模拟量启动和开关量启动，模拟量启动信息包含时标、线路下标、启动通道下标、启动类型和启动参数或者故障类型和测距值；开关量启动信息包括时标、开关量下标、启动值。
该处理系统还包括第一、第二两个RAM(random access memory，随机存取存储器)，其中，第一RAM12通过HPI(Host-Port Interface，主机端口)分别与FPGA芯片1和第一DSP芯片2电连接，第一RAM12用于在FPGA芯片1控制下从FPGA芯片1的内存11中读取数据以供第一DSP芯片2处理；第二RAM13通过SPI(Serial Peripheral Interface，串行外设接口)分别与FPGA芯片1和第一DSP芯片2电连接，第二RAM13用于缓存第一DSP内存中的启动数据以供FPGA芯片1的内存11读取。
本发明实施方式的处理系统，通过设置FPGA芯片1捕获网络报文，设置DSP芯片对网络报文进行数据拆分、录波计算及故障测距，实现软硬件分工处理，能够提高处理效率，并且，通过设置双RAM，即第一RAM12和第二RAM13的方式，能够进行双缓存操作，使得FPGA芯片1和第一DSP芯片2之间交互速度快，且能够保证数据的完整性，进而保证故障信息的及时传输。另外，通过对网络报文进行预处理，如添加时标和质量位，能够同步网络报文和启动数据，方便查找故障，有助于用户对故障的分析和定位。
在一具体应用实施方式中，参阅图2，处理系统还包括第二DSP芯片3，该第二DSP芯片3也内置或电连接有内存，第二DSP芯片3同样用于数据拆分、录波计算以及故障测距并生成启动数据并保存在第一DSP芯片2的内存中。其中，第一RAM12通过HPI分别与FPGA芯片1和第二DSP芯片3电连接，用于在FPGA芯片1控制下从FPGA芯片1的内存11中读取数据以供第二DSP芯片3处理；第二RAM13通过SPI分别与FPGA芯片1和第二DSP芯片3电连接，用于缓存第二DSP芯片3的内存中的启动数据以供FPGA芯片1的内存11读取。
进一步地，通过FPGA芯片1配置第一DSP芯片2专用于数据拆分和录波计算，并通过FPGA芯片1配置第二DSP芯片3专用于数据拆分和故障测距。能够实现分布式处理，有效利用硬件资源，极大程度的提高对网络报文的处理效率。
参阅图3，本发明实施方式的变电站运行信息的处理方法，包括如下步骤：
步骤S1，FPGA芯片捕获网络报文并保存，同时将网络报文发送至第一RAM。其中，FPGA芯片还对网络报文进行预处理，具体为对获取到的网络报文添加时标及质量位。
步骤S2，第一DSP芯片从第一RAM中获取网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将启动数据发送至第二RAM。
步骤S3，FPGA芯片从第二RAM获取启动数据并保存。
步骤S4，外接处理器通过DMA(Direct Memory Access，直接内存存取)方式直接访问FPGA芯片内存中各启动数据和相应的网络报文并进行继续处理。如进行后续的故障分析等。
本发明实施方式的处理方法：通过FPGA芯片捕获网络报文，通过DSP芯片对网络报文进行数据拆分、录波计算及故障测距，实现软硬件分工处理，能够提高处理效率，并且，通过设置双RAM，即第一RAM和第二RAM的方式，能够进行双缓存操作，使得FPGA芯片1和第一DSP 芯片之间交互速度快，且能够保证数据的完整性，进而保证故障信息的及时传输。另外，通过对网络报文进行预处理，如添加时标和质量位，能够同步网络报文和启动数据，方便查找故障，有助于用户对故障的分析和定位。
在一具体应用实施方式中，参阅图4，具体的，在步骤S1之前，还包括：
步骤S01，初始化各DSP芯片并判断各DSP芯片的运行状态是否在线。
步骤S02，如果各DSP芯片均在线，判断各DSP芯片是否处于配置状态。
步骤S03，如果任一DSP芯片不处于配置状态，将全部DSP芯片切换至配置状态。
步骤S04，通过FPGA对各DSP芯片进行配置。其中，在步骤S04中，具体包括配置第一DSP芯片和第二DSP芯片，使能第一DSP芯片进行数据拆分和录波计算，使能第二DSP芯片进行数据拆分和故障测距。
步骤S05，配置完成后，继续判断各DSP芯片的运行状态是否在线。
步骤S06，如果各DSP芯片均在线，判断各DSP芯片是否处于计算状态。
步骤S07，如果任一DSP芯片不处于计算状态，将全部DSP芯片切换至计算状态。
上述子步骤能够快速地检测各DSP芯片的运行状态并进行相应运行状态的切换，其维护较为方便。
进一步地，继续参阅图4，步骤S2中，具体包括：步骤S21，第一DSP芯片、第二DSP芯片分别从第一RAM中获取网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将启动数据发送至第二RAM。具体的，根据步骤S04，对第一DSP芯片和第二DSP芯片的配置，第一DSP芯片从第一RAM中获取网络报文并进行数据拆分和录波计算生成启动数据，第二DSP芯片从第一RAM中获取网络报文并进行数据拆分和故障测距生成启动数据。通过该方式能够实现分布式处理方式，有效利用硬件资源，极大程度的提高对网络报文的处理效率。
以上仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (9)
1.一种变电站运行信息的处理系统，其特征在于，包括：
内置有内存的FPGA芯片，用于捕获网络报文并保存在所述FPGA芯片的内存中；
至少一个内置有内存的第一DSP芯片，用于数据拆分、录波计算以及故障测距并生成启动数据并保存在所述第一DSP芯片的内存中；
以及第一、第二两个RAM，所述第一RAM通过HPI分别与所述FPGA芯片和所述第一DSP芯片电连接，用于在所述FPGA芯片控制下从所述FPGA芯片的内存中读取数据以供所述第一DSP芯片处理；所述第二RAM通过SPI分别与所述FPGA芯片和所述第一DSP芯片电连接，用于缓存所述第一DSP内存中的所述启动数据以供所述FPGA芯片的内存读取；
所述FPGA芯片还用于判断各DSP芯片的运行状态是否在线；如果各所述DSP芯片均在线，判断各所述DSP芯片是否处于配置状态；如果任一所述DSP芯片不处于配置状态，将全部所述DSP芯片切换至配置状态；通过所述FPGA对各所述DSP芯片进行配置；配置完成后，进一步判断各DSP芯片的运行状态是否在线；如果各所述DSP芯片均在线，判断各所述DSP芯片是否处于计算状态；如果任一所述DSP芯片不处于计算状态，将全部所述DSP芯片切换至计算状态。
2.根据权利要求1所述的处理系统，其特征在于：
所述处理系统包括第二DSP芯片，所述第二DSP芯片内置有内存，所述第二DSP芯片用于数据拆分、录波计算以及故障测距并生成启动数据并保存在所述第一DSP芯片的内存中；
其中，所述第一RAM通过HPI分别与所述FPGA芯片和所述第二DSP芯片电连接，用于在所述FPGA芯片控制下从所述FPGA芯片的内存中读取数据以供所述第二DSP芯片处理；所述第二RAM通过SPI分别与所述FPGA芯片和所述第二DSP芯片电连接，用于缓存所述第二DSP芯片的内存中的所述启动数据以供所述FPGA芯片的内存读取。
3.根据权利要求2所述的处理系统，其特征在于：
通过所述FPGA芯片配置所述第一DSP芯片专用于数据拆分和录波计算，并通过所述FPGA芯片配置所述第二DSP芯片专用于数据拆分和故障测距。
4.根据权利要求2所述的处理系统，其特征在于：
所述FPGA芯片还用于在所述网络报文从所述FPGA的内存发送至所述第一DSP芯片和所述第二DSP芯片之前对所述网络报文进行预处理，其中，包括为获取到的所述网络报文添加时标及质量位。
5.一种变电站运行信息的处理方法，其特征在于，包括如下步骤：
FPGA芯片捕获网络报文并保存，同时将所述网络报文发送至第一RAM；
第一DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将所述启动数据发送至第二RAM；
所述FPGA芯片从所述第二RAM获取所述启动数据并保存；
其中，在所述FPGA芯片捕获网络报文并保存的步骤之前，包括：
判断所述第一DSP芯片的运行状态是否在线；
如果所述第一DSP芯片在线，判断所述第一DSP芯片是否处于配置状态；
如果所述第一DSP芯片不处于配置状态，将所述第一DSP芯片切换至配置状态；
通过所述FPGA对所述第一DSP芯片进行配置；
配置完成后，进一步判断所述第一DSP芯片的运行状态是否在线；
如果所述第一DSP芯片在线，判断所述第一DSP芯片是否处于计算状态；
如果所述第一DSP芯片不处于计算状态，将所述第一DSP芯片切换至计算状态。
6.根据权利要求5所述的处理方法，其特征在于：
在所述第一DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将所述启动数据发送至第二RAM的步骤中，还包括：第二DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将所述启动数据发送至第二RAM。
7.根据权利要求6所述的处理方法，其特征在于：
在所述第一DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将所述启动数据发送至第二RAM的步骤之前，包括：配置所述第一DSP芯片和所述第二DSP芯片，使能所述第一DSP芯片进行数据拆分和录波计算，使能所述第二DSP芯片进行数据拆分和故障测距；
在所述第一DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分、录波计算以及故障测距生成启动数据，然后将所述启动数据发送至第二RAM的步骤中，包括：
所述第一DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分和录波计算生成启动数据，所述第二DSP芯片从所述第一RAM中获取所述网络报文并进行数据拆分和故障测距生成启动数据。
8.根据权利要求6所述的处理方法，其特征在于：
在所述FPGA芯片从所述第二RAM获取所述启动数据并保存，所述FPGA芯片从所述第二RAM获取所述启动数据并保存的步骤之后，包括：
外接处理器通过DMA方式直接访问所述FPGA芯片内存中各启动数据和相应的网络报文并进行处理。
9.根据权利要求5所述的处理方法，其特征在于：
在所述FPGA芯片捕获网络报文并保存的步骤中，还包括: 对所述网络报文进行预处理，具体包括为获取到的所述网络报文添加时标及质量位。
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| C06 | Publication | ||
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: STATE GRID CORPORATION OF CHINA Free format text: FORMER OWNER: SP-NICE SYSTEM CONTROL INC. Effective date: 20150821 Owner name: STATE GRID LIAONING ELECTRIC POWER CO., LTD. ELECT Free format text: FORMER OWNER: STATE GRID LIAONING ELECTRIC POWER CO., LTD. ELECTRIC POWER RESEARCH INSTITUTE Effective date: 20150821 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20150821 Address after: 100031 West Chang'an Avenue, Beijing, No. 86 Applicant after: State Grid Corporation of China Applicant after: Electric Power Research Institute of State Grid Liaoning Electric Power Co., Ltd. Applicant after: NANJING SP-NICE SCIENTECH DEVELOPMENT CO., LTD. Address before: 518000, Guangdong, Nanshan District hi tech Zone, Shenzhen, Shenzhen Wei new software technology park, building 2, 3 southwest wing Applicant before: SP-NICE System Control Inc. Applicant before: Electric Power Research Institute of State Grid Liaoning Electric Power Co., Ltd. |
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| CB02 | Change of applicant information |
Address after: 100031 West Chang'an Avenue, Beijing, No. 86 Applicant after: State Power Networks Co Applicant after: Electric Power Research Institute of State Grid Liaoning Electric Power Co., Ltd. Applicant after: Nanjing SP nice technology development Limited by Share Ltd Address before: 100031 West Chang'an Avenue, Beijing, No. 86 Applicant before: State Power Networks Co Applicant before: Electric Power Research Institute of State Grid Liaoning Electric Power Co., Ltd. Applicant before: NANJING SP-NICE SCIENTECH DEVELOPMENT CO., LTD. |
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| COR | Change of bibliographic data | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |