CN103996667A - 具有旁路功能的半导体器件及其方法 - Google Patents

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Abstract

一种器件，包括半导体芯片和电耦合至该半导体芯片的接触区的旁路层。该旁路层被配置成响应于该半导体芯片的状态从表现为绝缘体改变为表现为导体。

Description

具有旁路功能的半导体器件及其方法
技术领域
本发明总体上涉及具有旁路功能的半导体器件，以及在特定的实施例中涉及具有旁路功能的功率半导体器件。此外，本发明的实施例涉及制作半导体器件或功率半导体器件的方法。
背景技术
半导体器件用于各种电子和其它应用中。半导体器件包括集成电路或者分立器件，其通过在半导体硅片（wafer）上沉积一种或多种类型的薄膜材料以及形成薄膜材料的图案以形成集成电路而在半导体硅片上形成。
半导体器件通常被封装在陶瓷或塑料主体内以使半导体器件免受物理损坏或腐蚀。封装还支持需要用于将半导体器件连接至在封装外部的其它器件的电触点，该半导体器件也被称为晶片（die）或芯片（chip）。
封装还可以支持器件的热冷却需求。当半导体器件生成大量热量时，常规的封装可能不能提供足够的热保护。
发明内容
依据本发明的一个实施例，器件包括半导体芯片和电耦合至半导体芯片的接触区的旁路层，旁路层被配置成响应于半导体芯片的状态从表现为绝缘体改变为表现为导体。
依据本发明的一个实施例，器件包括芯片载体，设置在芯片载体的第一表面上的芯片以及设置在芯片载体的第二表面上的旁路层，从而芯片载体被设置在旁路层和芯片之间，其中旁路层被配置成响应于半导体芯片的状态从表现为绝缘体改变为表现为导体。
依据本发明的一个实施例，功率MOSFET器件包括功率MOSFET芯片，该芯片包括在芯片的第一表面的源极端子、在芯片的第一表面的栅极端子、以及在芯片的第二表面的漏极端子，第二表面与第一表面相反，该功率MOSFET器件还包括引线，该引线具有裸片焊盘（die pad）、源极引线、栅极引线和电耦合至裸片焊盘的漏极引线，其中芯片被安装在裸片焊盘的第一表面并且其中芯片的源极端子被电耦合至源极引线，芯片的栅极端子被电耦合至栅极引线并且芯片的漏极端子被电耦合至漏极引线。功率MOSFET进一步包括被设置在裸片焊盘的第二表面上的旁路层以使得裸片焊盘被设置在旁路层和芯片之间，其中旁路层被配置成响应于芯片的状态从表现为绝缘体改变为表现为导体。
依据本发明的一个实施例，用于制造半导体器件的方法包括提供半导体芯片以及将旁路层电耦合至半导体芯片的接触区，旁路层包括被配置成响应于半导体芯片的状态从表现为绝缘体改变为表现为导体的材料。
依据本发明的一个实施例，操作半导体器件的方法，该半导体器件包括具有第一接触区和第二接触区以及电耦合至第一接触区的旁路层的半导体芯片，该方法包括在正常操作模式期间，传导电流使其通过在第一接触区和第二接触区之间的半导体芯片，其中旁路层在正常操作模式期间是电绝缘的，以及在过载操作模式期间，传导电流使其通过旁路层远离半导体芯片，其中旁路层在过载操作模式期间具有比在正常操作模式期间更低的电阻。
附图说明
为了更加全面地理解本发明和其优势，现在连同附图一起参考以下描述，其中：
图1A示出了依据本发明的实施例的半导体器件的三维视图；
图1B图示了依据本发明的实施例的半导体器件的横截面侧视图；
图1C图示了依据本发明的实施例的半导体器件的顶视图；
图1D示出了依据本发明的另一实施例的半导体器件的横截面侧视图；
图1E使出了依据本发明的又一实施例的半导体器件的横截面侧视图；
图2图示了依据本发明的实施例的半导体器件的等效电路的示意图；
图3A示出了依据本发明的实施例的半导体器件和电连接的横截面侧视图；
图3B示出了依据本发明的另一实施例的半导体器件和电连接的横截面侧视图；
图4A示出了依据本发明的实施例的半导体器件和热沉的横截面侧视图；
图4B示出了依据本发明的实施例的半导体器件和热沉的横截面侧视图；以及
图5示出了依据本发明的实施例的制造半导体器件的方法的实施例。
具体实施方式
目前优选的实施例的制作和使用在以下进行详细的讨论。然而，应当领会的是，本发明提供许多可应用的发明构思，其可以在广泛多样的特定环境中体现。所讨论的特定实施例仅仅是示范性的特定方式以制作和使用本发明，且并不限制本发明的范围。
本发明将关于在特定环境中的实施例进行描述，即包括旁路功能的功率半导体器件。然而，本发明还可以被应用于其它半导体器件或者包括除了半导体材料之外的其它材料的器件。
在某些高能量应用（HEA）中，由于其对高能量系统的灾难性影响，必须完全避免某些失效模式。一个这样的失效模式是在功率半导体器件内的断路触点。因此，在某些高能量应用中需要单独的旁路器件从而如果断路触点出现则接收电流。这些单独的旁路器件设计起来相对复杂并且增加了总系统成本。
本发明的实施例提供了具有旁路功能的封装半导体芯片。进一步的实施例提供了具有集成的旁路元件的封装功率半导体芯片，其中旁路元件（或旁路层）设置于功率半导体芯片之外。本发明的各种实施例包括被配置使得旁路元件的电阻依照一种或多种状态而改变的旁路层或者旁路元件，该一种或多种状态是例如由功率半导体器件内的断路触点导致的电过载或者热过载。
图1A图示了三维视图，图1B图示了横截面侧视图，图1C图示了封装的半导体器件10的实施例的顶视图（封装的顶部透明以见到芯片）。
封装的半导体器件10包括具有多个延伸出封装80的引线或引脚50的封装80。取决于封装类型，多个引线50可以包括数个引线。在一个实施例中，多个引线50包括栅极/基极引线51、漏极/集电极引线52、以及源极/射极引线53。在一些实施例中，封装的半导体器件10包括用于将热沉牢固地安装在封装的半导体器件10之下的开口30。
参照图1B，封装的半导体器件10包括芯片载体60，诸如设置在封装（密封材料）80内的引线框架。引线框架60包括多个引线50。半导体芯片70被设置在引线框架60的晶片粘接（die attach）或者晶片踏板（die paddle）上。引线框架60被耦合至设置在半导体芯片70的第一侧61上的第一接触区。半导体芯片70的相反第二侧62被密封材料80所覆盖。
密封材料80具有第一部分80A和第二部分80B。第一部分80A被直接设置在半导体芯片70上，而第二部分80B被横向地设置在半导体芯片70旁边。第二部分80B与多个引线50的方向相反以使得半导体芯片70被设置在多个引线50和第二部分80B之间。如图示，第一部分80A比第二部分80B厚。开口30被设置在密封材料80之内。开口30被配置成使得能够安装热沉。例如，热沉（未示出）可以使用穿过开口30安装的螺钉被附接至半导体器件10。
在一些实施例中，第一部分80A和第二部分80B包括相同的厚度并且没有开口30。
再次参照图1B，密封材料80包括针对第一部分80A和第二部分80B的第一主表面81，例如用于安装热沉（未示出）。第一主表面81是平面的以最大化从半导体芯片70到热沉的散热。密封材料80的第一部分80A包括设置在半导体芯片70的第二侧62上的第二主表面82。
在各种实施例中，半导体芯片70可以包括功率芯片，其例如引导大电流（例如大于30安培）。例如，半导体芯片70可以被配置成操作在约20V至约1000V处。可替代地，半导体芯片70可以被配置成操作在约20V至约100V处。在其它实施例中，半导体芯片70可以被配置成操作在约100V至约500V处。在一个实施例中，半导体芯片70可以被配置成操作在约500V至约1000V处。在又一实施例中，半导体芯片70可以被配置成操作在高达约10000V。
在各种实施例中，半导体芯片70可以是功率半导体器件，在一个实施例中其可以是分立器件。在一个实施例中，半导体芯片70是三端器件，诸如功率金属绝缘体半导体场效应晶体管（MISFET）、结型场效应晶体管（JFET）、双极结型晶体管（BJT）、绝缘栅双极晶体管（IGBT）或者半导体晶闸管。可替代地，半导体芯片包括集成电路（IC）。
在一个实施例中，半导体芯片70是n沟道MISFET。在另一实施例中，半导体芯片70是p沟道MISFET。在一个或多个实施例中，半导体芯片70可以包括器件诸如垂直MISFET和二极管的多个器件，或可替代地包括两个由绝缘区分开的MISFET器件。
本发明的实施例可以被应用至任意类型的半导体器件。作为示例，本发明的实施例可以被应用至功率器件，例如，具有垂直电流的功率器件。由于流过这些器件的大电流，其生成需要被快速移去大量热量以避免热量积聚，热量积聚能够对这些器件的性能造成不利的影响。
在一些实施例中，半导体芯片70从第一侧61至第二侧62的厚度可以小于150μm。在各种实施例中，半导体芯片70从第一侧61至第二侧62的厚度可以小于100μm。在各种实施例中，在各种实施例中，半导体芯片70从第一侧61至第二侧62的厚度可以小于50μm。在一些实施例中，半导体芯片70从第一侧61至第二侧62的厚度可以为约50μm至约150μm。在一些实施例中，半导体芯片70从第一侧61至第二侧62的厚度可以为约100μm至约150μm。在各种实施例中，半导体芯片70从第一侧61至第二侧62的厚度可以为约50μm至约100μm。
如图1B的示例中示出的，半导体芯片70可以被设置在芯片载体60上，该芯片载体60可以被配置成紧固半导体芯片70的位置。如图1B的示例中还示出的，旁路层110被设置在芯片载体（例如，引线框架）60之下。旁路层110包括电绝缘层，其被配置为在预定温度之上和/或预定电应力之上变得导电。在一些实施例中，旁路层110的电、热、或机械表现可以依据诸如热过载或者电过载的一个或多个状态而改变。例如，旁路层110被配置成依据一个或多个状态从绝缘层不可逆地改变为导电层。如所图示，旁路层110可以接触引线框架60的底表面。
在一个实施例中，旁路层110处于或高于大约150摄氏度（℃）、处于或高于大约250摄氏度（℃）、处于或高于大约300摄氏度（℃）或者处于或高于大约400摄氏度（℃）的温度变得导电。可替代地，旁路层110处于大约150℃和250℃或300℃和400℃之间的温度变得导电。在其它的实施例中，旁路层110在电场强度高于大约10千伏每毫米（kV/mm）、高于大约50kV/mm、或高于大约100kV/mm变得导电。可替代地，旁路层110在电场强度在大约10kV/mm和大约50kV/mm之间、在大约50kV/mm和大约100kV/mm之间、在大约40kV/mm和大约60kV/mm之间、或在大约25kV/mm和大约75kV/mm之间变得导电。
旁路层110可以包括任意类型的在高于某一温度或某一电场应力时变得导电的绝缘材料。在一个实施例中，旁路层110在高于某一温度或某一电场应力时变得导电并且保持导电。
在一个实施例中，旁路层110包括有机材料层（或有机层）。
例如，有机层110包括酰亚胺材料或者环氧树脂材料。可替代地，有机层110包括热固性材料，例如不可逆固化的聚合物材料。例如，有机层包括处于或高于某一温度或电场应力时排列的有机结构以使得绝缘有机层变得导电。
在一个实施例中，旁路层110包括绝缘层，该绝缘层包括导电填料。绝缘层可以是介电层或有机层。导电填料可以包括铝（Al）、铜（Cu）或基于碳的材料。基于碳的材料的示例可以包括使用聚乙炔、乙烯二氧噻吩、碳纳米管、石墨等等制备的材料。
在一个实施例中，旁路层110包括材料层，该材料层包括两个或更多处于某一温度或电场强度以下非导电的材料。然而，该两个或更多材料处于或高于某一温度和/或某一电场强度时结合/反应并且变得导电。
在一个实施例中，旁路层110可以包括约为50μm和500μm的厚度。可替代地，旁路层110可以包括50μm和100μm的厚度、100μm至200μm的厚度或者200μm和500μm的厚度。
参照图1C，半导体芯片70被设置在引线框架60的晶片踏板之上。半导体芯片70的第一侧61（底侧，在该图中未示出）与引线框架60接触。在第一侧61的第一接触区与引线框架和引线52相接触。半导体芯片70的第二侧62包括第二接触区71和第三接触区72。第二接触区71与引线53相接触并且第三接触区72与引线51相接触。在一个或多个实施例中，第一接触区被耦合至漏极区并且第二接触区71被耦合至半导体芯片70的源极区。可替代地，第一接触区被耦合至源极区并且第二接触区71被耦合至半导体芯片70的漏极区。在另外的其它实施例中，第一接触区被耦合至晶体管的射极区并且第二接触区71被耦合至晶体管的集电极区。可替代地，第一接触区被耦合至晶体管的集电极区并且第二接触区71被耦合至晶体管的射极区。在一个或多个实施例中，第三接触区72被耦合至晶体管的栅极或基极。
第一互连91将第二接触区72耦合至第一栅极/基极引线51，该第二接触区被耦合至栅极/基极区。第二互连92将第三接触区73耦合至第一源极/射极引线53，该第三接触区被耦合至源极/射极区。因为较大的电流被引导流过第一源极/射极引线53，在一些实施例中，第二互连92可以包括相比第一互连91更粗的导线。第一漏极/集电极引线52通过引线框架60的晶片踏板被耦合至半导体芯片70。因而，在一个实施例中，半导体器件10具有第一栅极/基极引线51，
第一漏极/集电极引线52，然后是第一源极/射极引线53。
图1D图示了半导体器件10的横截面图，其中旁路层110依据本发明的实施例被设置在密封材料80之内。旁路层110覆盖引线框架60的暴露的底表面但并不在第一主表面81之下完全地延伸。相应地，在该实施例中，旁路层110被设置在密封材料80之内。
图1E图示了半导体器件10的横截面图，其中依据本发明的实施例，旁路层110被设置在辅助绝缘层115之内。绝缘层115可以在形成密封材料80之后形成。绝缘层115可以包括合适的介电材料，诸如氧化物、氮化物、或密封材料。
图2图示了依据本发明的实施例的半导体器件的等效电路的示意图。图2图示了本发明的实施例，其中旁路层110被附接至晶体管70。晶体管70具有控制节点G、漏极节点D、以及源极节点S。源极节点S被耦合至第一电势节点并且漏极节点D被耦合至第二电势节点。在一个实施例中，第一电势V1是高电势并且第二电势V2是低电势。可替代地，第一电势V1是低电势并且第二电势V2是高电势。如在一个实施例中图示的，旁路层110被并联地附接至晶体管70。旁路层110的第一节点被耦合至第一电势V1，而旁路层110的第二节点被耦合至第二电势V2。在普通的操作模式期间，电流可以在晶体管的漏极节点D和源极节点S之间流过或者频繁地流过并且旁路层110是电绝缘的。如果晶体管70失效，过载模式可能发生并且将电流转移远离晶体管70，例如流经旁路层110。在各种实施例中，在过载模式期间电流被分流至接地。
在各种实施例中，栅极节点被上拉（在n沟道晶体管中是ON状态），其使得晶体管70导通。随着晶体管70开始导通，因为旁路层100的高电阻率，电流流经晶体管70。
当晶体管70失效时，热量积聚在晶体管70内并且直至某一温度或者电场强度起旁路层110变得导电并且电阻率显著地下降。当旁路层110变得导电时（例如旁路层110将晶体管70短路），电流流经旁路层110和/或将热能量从晶体管70移除。
在各种实施例中，旁路层110被配置成当施加高于阈值电压的正电势差时变得导电。在可替代实施例中，旁路层110被配置成当施加低于阈值电压的电势差时导电。
在各种实施例中，晶体管70可以包括功率金属绝缘体半导体场效应晶体管（MISFET）或者功率绝缘栅双极晶体管（IGBT）。
这样的功率MISFET或者功率IGBT可以具有取决于相应实施例的变化的介电强度。例如，介电强度可以从若干10V/mm变化至高达若干100V/mm。介电强度是晶体管70在OFF状态能够承受而不被击穿的跨源极节点至漏极节点（负载路径）的最大电压。在各种实施例中，功率MISFET和功率IGBT可以是n导通和p导通的晶体管。
图3A示出了系统100的实施例。系统100包括封装的半导体器件10和导电连接120。封装的半导体器件10可以与关于图1A-1C所描述的相同。
导电连接120可以包括诸如铝（Al）或铜（Cu）的金属。导电连接120可以包括大约0.1mm至大约10mm或者大约1mm至大约2mm的厚度。
导电连接120被设置在封装的半导体器件10的下面。在一个实施例中，导电连接120被设置在旁路层110的下面。特别地，导电连接120被直接地设置在旁路层110的下面。导电连接120可以包括引线125。例如，系统100可以包括多个四（4）引线50，诸如引线51-53和引线125。在一些实施例中，引线125被配置成被连接至源极端子或者漏极端子。
在一些实施例中，系统100包括关于图1D和1E所描述的配置。
图3B示出了系统150的进一步实施例。系统150包括封装的半导体器件10、器件载体160和导电连接170。封装的半导体器件10可以与关于图1A-1C所描述的相同。
器件载体160可以是基板或印刷电路板（PCB）。器件载体160可以包括大约0.1mm至大约10mm或者大约1mm至大约2mm的厚度。导电连接170包括诸如铝（Al）或者铜（Cu）的金属。导电连接170可以包括大约50μm至大约500μm或者大约100μm至大约200μm的厚度。
封装的半导体器件10被设置在器件载体（例如PCB）160上。封装的半导体器件10被设置在器件载体160上以使得旁路层110紧靠器件载体160中的导电连接170。在一些实施例中，导电连接170被连接至源极端子或漏极端子。
在各种实施例中，封装的半导体器件10和旁路层110被胶合、粘接或胶带粘合，并且引线被焊接至器件载体160。在一些实施例中，系统150包括由关于图1D和1E所描述的配置。
图4A示出了系统200的实施例。系统200包括封装的半导体器件10和热沉120。封装的半导体器件10可以与关于图1A-1C所描述的相同。
热沉120可以包括诸如金属板的导热和导电板。金属板包括诸如铝（Al）或者铜（Cu）的金属。金属板可以包括大约0.1mm至大约10mm或者大约1mm至大约2mm的厚度。
热沉120可以被设置在封装的半导体器件10的下面。在一个实施例中，热沉120被设置在旁路层110的下面。特别地，热沉120被直接地设置在旁路层110的下面。热沉120通过开口30被机械地固定至封装的半导体器件10。例如，热沉可以利用穿过开口30安装的螺钉被附接至封装的半导体器件10。在一些实施例中，热沉120被配置成被连接至源极端子或漏极端子。
热沉120可以包括引线125。例如，系统100可以包括多个四（4）引线50，诸如引线51-53和引线125。在一些实施例中，系统100包括由关于图1D和1E所描述的配置。
图4B示出了系统150的进一步实施例。系统150包括封装的半导体器件10、器件载体160和热沉120。封装的半导体器件10可以与关于图1A-1C所描述的相同。
器件载体160可以是基板或者印刷电路板（PCB）。器件载体160可以包括大约0.1mm至大约10mm或者大约1mm至大约2mm的厚度。热沉120可以包括诸如金属板的导热和导电板。金属板包括诸如铝（Al）或铜（Cu）的金属。金属板可以包括大约50μm至大约500μm或者大约100μm至大约200μm的厚度。
封装的半导体器件10被设置在器件载体（例如PCB）160上。封装的半导体器件10被设置在器件载体160上以使得旁路层110紧靠器件载体160中的导热和导电层。器件载体160被布置使得热沉120紧靠旁路层110。可替代地，热沉120被集成在载体160中。在一些实施例中，导电连接被设置在旁路层110和热沉120（未示出）之间。在一些实施例中，导电连接或者热沉120被连接至源极端子或漏极端子。
封装的半导体器件10和旁路层110被胶合、粘接或胶带粘合，并且引线被焊接至器件载体160。热沉120可以被焊接或扩散至器件载体160中的金属层。在一些实施例中，系统150包括由关于图1D和1E所描述的配置。
图5示出了用于制造封装的半导体器件的方法的流程图500的实施例。在步骤510，芯片被置于芯片载体上形成组装的芯片。芯片可以是功率半导体芯片。在一个实施例中，半导体芯片是三端器件，诸如功率金属绝缘体半导体场效应晶体管（MISFET）、结型场效应晶体管（JFET）、双极结型晶体管（BJT）、绝缘栅双极晶体管（IGBT）或者半导体晶闸管。可替代地，半导体芯片包括集成电路（IC）。在一个实施例中，半导体芯片是n沟槽MISFET。在另一实施例中，半导体芯片是p沟槽MISFET。在一个或多个实施例中，半导体芯片包括多个器件，诸如垂直MISFET和二极管，或可替代地两个由绝缘区分开的MISFET器件。
芯片载体可以是引线框架。引线框架可以包括铜（Cu）或镍。可替代地，芯片载体可以为支撑基板，诸如印刷电路板型基板。
芯片可以经由软焊触点或扩散焊触点被附接至芯片载体。可替代地，芯片可以经由导电粘着剂或导电箔被附接至芯片载体。
在步骤512，旁路层被形成在组装的芯片上。旁路层可以是在预定的温度或在预定的应力处变得导电的电绝缘层。材料的详情由关于图1A-1E所描述。旁路层可以通过层叠、印刷或（喷雾）涂布的方式被形成在组装的芯片上。
在各种实施例中，芯片被设置在芯片载体的第一表面并且旁路层被设置在芯片载体的第二表面上。
在步骤514，芯片被密封材料所密封。可替代地，芯片和芯片载体至少部分地被密封。密封材料或封装材料可以包括蜕皮化合物（molting compound）、陶瓷、或者层压材料。在一个实施例中，旁路层在芯片被密封之前被形成在组装的芯片上。可替代地，旁路层被形成在密封的（封装的）芯片上。
在步骤516，连接元件被设置在旁路层上。可替代地，封装的芯片被设置在连接元件上。连接元件可以是引线、具有引线的热沉、在器件载体中的导电迹线或者在器件载体中的热沉。实施例关于图3A-4B进行描述。
封装的芯片（包括旁路层）被胶合或粘接至连接元件。可替代地，封装的芯片通过例如应用诸如螺钉的连接装置被安装在连接元件上。
虽然本发明和其优势已经具体地做出描述，应当理解的是，可以在此做出各种变化、替代和改变而不偏离本发明由所附的权利要求书所限定的精神和范围。
此外，本申请的范围不旨在限制于在说明书中描述的过程、机器、制造、物质的组成、装置、方法和步骤的特定实施例。由于本领域技术人员将易于从本发明的公开领会，根据本发明可以利用与在此所描述的对应实施例实现基本上相同的功能或达到基本上相同的结果的，不论是现存还是待开发的过程、机器、制造、物质的组成、装置、方法或步骤。相应地，所附的权利要求书旨在将这些过程、机器、制造、物质的组成、装置、方法或步骤包括在权利要求书的范围内。

Claims (29)

1.一种器件，包括：
半导体芯片；以及
旁路层，被电耦合至所述半导体芯片的接触区，所述旁路层被配置成响应于所述半导体芯片的状态而从表现为绝缘体改变为表现为导体。
2.根据权利要求1所述的器件，其中所述半导体芯片的所述状态包括从由所述半导体芯片的温度和所述半导体芯片的电场强度组成的组中选择的状态。
3.根据权利要求2所述的器件，其中所述半导体芯片的所述状态包括高于150摄氏度的所述半导体芯片的所述温度。
4.根据权利要求2所述的器件，其中所述半导体芯片的所述状态包括高于10千伏每毫米（KV/mm）的所述半导体芯片的所述电场强度。
5.根据权利要求1所述的器件，其中所述旁路层从表现为所述绝缘体改变为表现为所述导体以转移来自所述半导体芯片的所述接触区的电能量远离所述半导体芯片，以保护所述半导体芯片免受损害。
6.根据权利要求1所述的器件，其中所述旁路层包括有机材料层。
7.根据权利要求6所述的器件，其中所述有机材料层包括金属填料。
8.根据权利要求6所述的器件，其中所述有机材料层包括从由酰亚胺材料、环氧树脂材料和热固性材料组成的组中选择的材料。
9.一种器件，包括：
芯片载体；
芯片，设置在所述芯片载体的第一表面上；以及
旁路层，设置在所述芯片载体的第二表面上，以使得所述芯片载体设置于所述旁路层和所述芯片之间，其中所述旁路层被配置成响应于所述芯片的状态而从表现为绝缘体改变为表现为导体。
10.根据权利要求9所述的器件，其中所述半导体芯片的所述状态包括从由所述半导体芯片的温度和所述半导体芯片的电场强度组成的组中选择的状态。
11.根据权利要求10所述的器件，其中所述半导体芯片的所述状态包括高于150摄氏度的所述半导体芯片的所述温度。
12.根据权利要求10所述的器件，其中所述半导体芯片的所述状态包括高于10千伏每毫米（KV/mm）的所述半导体芯片的所述电场强度。
13.根据权利要求9所述的器件，其中所述半导体芯片包括耦合至所述芯片载体的第一引线的第一接触区和耦合至所述芯片载体的第二引线的第二接触区，并且其中所述接触区和所述旁路层被耦合至所述芯片载体的第三引线。
14.根据权利要求9所述的器件，所述芯片是垂直功率芯片并且所述芯片载体是引线框架，其中所述垂直功率芯片被配置成基于施加至控制触点的信号在第一芯片触点和第二芯片触点之间传导电流，其中所述第一芯片触点被电连接至所述引线框架的第一引线，所述控制触点被电连接至所述引线框架的第二引线，并且其中所述第二芯片触点被电连接至所述引线框架的第三引线以及电连接至所述旁路层。
15.根据权利要求9所述的器件，其中所述旁路层包括有机材料层。
16.根据权利要求15所述的器件，其中所述有机材料层包括金属填料。
17.根据权利要求15所述的器件，其中所述有机材料层包括从由酰亚胺材料、环氧树脂材料和热固性材料组成的组中选择的材料。
18.一种功率MOSFET器件，包括：
功率MOSFET芯片，包括在所述芯片的第一表面处的源极端子、在所述芯片的所述第一表面处的栅极端子以及在所述芯片的第二表面处的漏极端子，所述第二表面与所述第一表面相对；
引线，具有裸片焊盘、源极引线、栅极引线和电耦合至所述裸片焊盘的漏极引线，其中所述芯片被安装在所述裸片焊盘的第一表面上并且其中所述芯片的所述源极端子被电耦合至所述源极引线，所述芯片的所述栅极端子被电耦合至所述栅极引线并且所述芯片的所述漏极端子被电耦合至所述漏极引线；以及
旁路层，被设置在所述裸片焊盘的第二表面上以使得所述裸片焊盘被设置在所述旁路层和所述芯片之间，其中所述旁路层被配置成响应于所述芯片的状态而从表现为绝缘体改变为表现为导体。
19.一种用于制造半导体器件的方法，所述方法包括：
提供半导体芯片；以及
将旁路层电耦合至所述半导体芯片的接触区，所述旁路层包括被配置成响应于所述半导体芯片的状态而从表现为绝缘体改变为表现为导体的材料。
20.根据权利要求19所述的方法，进一步包括将所述半导体芯片附接至载体，其中将所述旁路层电耦合至所述半导体芯片的所述接触区包括将所述旁路层附接至所述载体。
21.根据权利要求20所述的方法，进一步包括将所述半导体芯片的第一接触区电耦合至所述载体的第一引线以及将所述半导体芯片的第二接触区电耦合至所述载体的第二引线，并且其中所述接触区和所述旁路层被电耦合至所述载体的第三引线。
22.根据权利要求19所述的方法，其中所述旁路层包括有机材料层。
23.根据权利要求19所述的方法，其中所述半导体芯片包括垂直功率晶体管。
24.一种操作半导体器件的方法，所述半导体器件包括具有第一接触区和第二接触区以及电耦合至所述第一接触区的旁路层的半导体芯片，所述方法包括：
在正常操作模式期间，在所述第一接触区和所述第二接触区之间传导通过所述半导体芯片的电流，其中所述旁路层在所述正常操作模式期间是电绝缘的；以及
在过载操作模式期间，通过所述旁路层传导所述电流远离所述半导体芯片，其中所述旁路层在所述过载操作模式期间具有比在所述正常操作模式期间更低的电阻。
25.根据权利要求24所述的方法，其中所述电流在所述过载操作模式期间被分流至接地节点。
26.根据权利要求25所述的方法，其中响应于所述半导体芯片的温度超过阈值温度而进入所述过载操作模式。
27.根据权利要求26所述的方法，其中所述阈值温度是150摄氏度。
28.根据权利要求25所述的方法，其中响应于电场强度超过阈值场强度而进入所述过载操作模式。
29.根据权利要求28所述的方法，其中所述阈值场强度是10千伏每毫米。
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