CN103972224B - 具有有源内插器的集成电路封装 - Google Patents

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Abstract

本发明涉及具有有源内插器的集成电路封装，一种集成电路封装可以包括衬底和内插器。内插器被设置在衬底上方。内插器可以包括用来接收不同的电源信号的嵌入式开关元件。具有多个逻辑块的集成电路被设置在衬底上方。嵌入在内插器中的开关元件可被用来从这些电源信号中选择电源信号，并且向集成电路中的至少一个电路块提供所选的电源信号。

Description

具有有源内插器的集成电路封装
本申请主张于2013年1月29日提交的美国专利申请13／752,808的优先权，该美国专利申请的全文通过引用并入本申请中。
背景技术
集成电路器件可以包括可被用来执行任意各种功能的电路或者逻辑元件。有时，逻辑元件可以根据其功能或者工作电压被放置或者分组。集成电路器件因而被分割为不同的逻辑区和电压岛(voltage island)。
举例来说，各电压岛可以工作在不同电压电平并且可以使用开关来导通和断开每一个电压岛。例如，根据应用需求，特定电压区或者电压岛可以被导通，而其它电压区可以被断开。还可以使用开关来调整逻辑区的性能或者功率水平，其可以进而减少功率泄漏并且优化器件的性能。
一般可能需要将开关放置在其相应的逻辑区中。举例来说，控制具体逻辑区的开关一般被放置在该区域内。因此，可能需要充分尺寸的特定区域的面积以容纳开关的放置。此外，根据逻辑区及其相应的电源的放置，可能需要足够大的开关以缓解潜在的IR压降(还称为电压降落)问题。因此，可以需要为开关预留集成电路上的额外的面积。
发明内容
本发明提供一种具有有源内插器的集成电路封装。本发明的实施例包括可以在各种封装构造中使用的具有嵌入式开关的内插器。
应当理解，能够以多种方式实施本发明，例如过程、装置、系统或器件。下列描述了本发明的几个创造性的实施例。
集成电路(IC)封装可以包括衬底和内插器。内插器可以包括多个嵌入式开关元件并且可以被安装到衬底上。嵌入式开关元件可用于接收不同的电源信号。具有多个电路块的集成电路可以被设置在内插器和衬底的上方。因此，内插器中的开关元件可以选择电源信号并将其提供至集成电路中的至少一个电路块。举例来说，电源信号可以具有不同电压电平并且可以配置开关元件用于向特定电路块提供所选的电压电平。
集成电路器件可以包括具有不同逻辑区的集成电路。一个逻辑区可以接收一个电源信号，而另一个逻辑区可以接收不同的电源信号。集成电路器件可以进一步包括具有嵌入式开关元件的内插器。这些开关元件可以向集成电路中的逻辑区提供不同的电源信号。例如，不同的电源信号可以包括不同的电压电平。如此，一个开关元件可以向特定逻辑区提供一个电压电平，而另一个开关元件可以向不同的逻辑区提供另一个电压电平。
集成电路的制造方法可以包括在内插器中形成多个开关元件。该方法还包括将集成电路安装到内插器上，并且将具有集成电路的内插器安装到封装衬底上。集成电路可以包括不同的逻辑区。内插器中的开关元件通过多个互连可以向集成电路中的每个逻辑区提供所选的电源信号。
根据附图和下列的优选实施例的详细描述，本发明的进一步的特征、其实质和各种优势将更加明显。
附图说明
图1示出根据本发明的一个实施例的集成电路的简化框图。
图2是根据本发明的实施例的具有集成电路管芯和内插器的说明性集成电路封装的侧视图。
图3A是根据本发明的一个实施例的具有设置在内插器上方的两个集成电路管芯的说明性集成电路封装的侧视图。
图3B示出根据本发明的一个实施例的具有彼此上下堆叠的两个集成电路管芯和内插器的说明性集成电路封装的侧视图。
图4A示出根据本发明的一个实施例的具有开关元件的内插器的更详细的表示。
图4B示出根据本发明的一个实施例嵌入在内插器中的说明性P型金属氧化物半导体场效应(PMOS)晶体管。
图4C示出根据本发明的一个实施例嵌入在内插器中的说明性二极管。
图5A示出根据本发明的一个实施例设置在具有嵌入式开关电路的内插器上方的说明性集成电路。
图5B示出根据本发明的一个实施例的具有多个晶体管的开关电路的说明性示例。
图6示出根据本发明的一个实施例的封装IC的简化方法。
具体实施方式
这里提供的说明性实施例包括具有有源内插器的集成电路(IC)结构和用于产生这种内插器的技术。
然而，对本领域技术人员来说，本示例性实施例也可以在没有一些或全部这些具体细节的情况下实施将是明显的。在其它实例中，为了避免不必要的模糊本实施例，没有详细地描述熟知的操作。
集成电路器件根据可以加载到其上的不同用户设计可以包括工作在不同的电压电平(例如，不同的电源电压电平)的逻辑块。这类逻辑块可以基于其工作速度、功耗和／或其它电路属性被分组在一起以形成逻辑区。由于这些逻辑区根据其相应的工作状态可以需要不同的电压电平，所以这些逻辑区有时可被称作电压岛。因此，可以使用开关向各个电压岛供应不同的电压电平。然而，如上所述，这些开关根据其放置可能经历电压降。还可能需要IC上的额外空间来容纳可能需要的全部开关。
实施例中的一个描述具有嵌入式开关的内插器，嵌入式开关可被用来控制不同的电压电平或者向IC上的各个逻辑区供应这些不同的电压电平。IC可以被安装在内插器上并且逻辑区可以向内插器中的开关提供控制信号。根据从相应的逻辑区接收的控制信号，开关可以被使能或者禁用以向相应的逻辑区提供不同的电源信号或者电压电平。在一个实施例中，内插器可以包括具有耦合至IC的嵌入式无源器件或嵌入式有源器件(例如，开关、二极管、电容器等)的中间衬底层。在本文中可以使用不同的封装构造。举例来说，不止一个IC可以耦合至内插器，并且内插器中的开关可被用来控制至少一个耦合至该内插器的IC的电力。
图1意在说明而非限制，其示出根据本发明的一个实施例的IC100的简化框图。IC100包括核心逻辑区115和输入-输出元件110。其它辅助电路例如用于时钟生成和计时的锁相环(PLL)125可以位于核心逻辑区115的外部(例如，位于IC100的拐角处并邻近输入-输出元件110，或位于集成电路100上的任何其他期望的位置)。
在图1的实施例中，输入-输出元件110可以包括将IC100连接至其它外部组件(图1中未示出)的输入-输出缓冲器。因此，IC100可以在输入-输出元件110处从外部电路接收信号，并且可以将该信号从输入-输出元件110路由至核心逻辑区115或IC100内的其它逻辑块。核心逻辑区115以及IC100内的其它逻辑块可以基于所接收的信号来执行功能。
可以用逻辑单元(其可以包括“逻辑元件”(LE)等电路)填充核心逻辑区115。LE可以包括基于查找表的逻辑区，并且LE可以被分组成“逻辑阵列块”(LAB)。LE和各组LE或LAB可以被配置为执行用户期望的逻辑功能。加载到配置存储器中的配置数据可以被用来产生控制信号，控制信号配置LE和各组LE以及LAB以执行所期望的逻辑功能。
在图1的实施例中，核心逻辑区115中的LE可以根据其功耗和工作速度被分组。举例来说，低功率电路块(或者耦合至相对较低的电压的电路块)可以被分组在一起以形成电压岛117A和117B，高速电路块(高速电路块可能一般需要由与低速电路块相比更高的电压供电)可以类似地被分组以形成高速岛118，并且空闲电路块119可以在其自身形成另一个电压岛。应当理解，尽管仅仅示出了几个逻辑区(例如，电压岛或者逻辑区117A、117B、118和空闲电路块119)，但是在本文中可以将更少或者更多的电路块分组到一起以形成不同的逻辑区或者电压岛。
图2是根据本发明的实施例具有IC管芯202和放置在IC管芯202和衬底220之间的内插器210的说明性IC封装200的侧视截面图。IC管芯202与内插器210一起可以被设置在衬底220上方并且可以由铸模化合物218包封IC封装200。在一个实施例中，衬底220可以是通过焊球224将IC管芯202和内插器210耦合至外部电路的封装衬底。
在图2的实施例中，IC管芯202可以是在其一侧具有多个微凸块206的倒装芯片管芯，这些微凸块206用于IC管芯202和内插器206之间的信号传输。IC管芯202可以类似于图1的IC100，该管芯可以包括使用内插器210被提供有不同电源信号的各个电压岛或者逻辑区204A-204D(该细节将参照图5A和图5B在后续段落中进行描述)。内插器210被安装在衬底220上并且可以通过在内插器210的一面上的封装凸块214在内插器210和衬底220之间传输信号。
内插器210可以是具有嵌入式开关元件212的智能内插器(例如，具有诸如开关和二极管的嵌入式有源元件的内插器)。在一个实施例中，嵌入在内插器210中的开关元件212可被用来向IC管芯202中的逻辑区或者电压岛204A-204D中的每一个提供不同的电源信号(例如，不同的电压电平)。例如，电压岛204A可以是低功率逻辑区并且电压岛204B可以是空闲逻辑区。因此，内插器210中的开关元件212可被用来向电压岛204A和204B(以及204C和204D)供应不同的电源信号或者电压电平。
图3A是根据本发明的一个实施例的具有设置在内插器210上方的两个IC管芯202A和202B的说明性IC封装300的侧视截面图。包括安装在内插器上的多个集成电路管芯的集成电路封装有时可被称作2.5D封装。应当理解，IC封装300可以与图2的IC封装200相似，因此，为了简洁，以上已经描述的元件(例如，衬底220、焊球224、封装凸块214等)将不再详细描述。
图3A中所示的IC封装构造一般可被称为2.5D封装构造。如图3A的实施例中所示，IC封装300包括彼此相邻放置的IC管芯202A和202B。应当理解，IC管芯202A和202B可以是相同的IC管芯或者可以是不同的管芯。在一个实施例中，IC管芯202A和202B中的每个可以具有工作在不同电压电平的多个逻辑区(分别为204A-204B和204W-204Z)。因此，内插器210中的开关元件212可被用来向IC管芯202A和202B中的相应的电压区(分别为204A-204B和204W-204Z)供应不同的电压电平。
图3B示出根据本发明的一个实施例的具有堆叠在内插器210上方的IC管芯302A和302B的说明性IC封装350的侧视图。应当理解，堆叠构造诸如IC封装350一般可被称为三维(3D)IC封装(例如，具有彼此上下垂直堆叠的IC管芯的IC封装)。应当理解，IC管芯302A可以包括从IC管芯302A的一面延伸到另一个面的穿透硅(through-silicon)通孔(图3B中未示出)，该穿透硅通孔用于IC管芯302A和302B之间的信号传输。在图3B的实施例中，内插器210(具有嵌入式开关元件212)被放置在IC管芯302A和衬底220之间。另一个管芯(例如，IC管芯302B)可以被堆叠在IC管芯302A的顶部。
在一个实施例中，嵌入在内插器210中的开关元件212可被用来控制IC管芯302A内的电压岛(例如，电压岛304A-304D)或者IC管芯302B内的电压岛(例如，电压岛304W-304Z)。应当理解，尽管图3B的实施例中仅示出两个IC管芯302A和302B，但是附加IC管芯可以类似地被堆叠在3D IC封装中。本文中还可以使用与内插器210类似的具有嵌入式元件的附加内插器。例如，附加内插器可以被设置在IC管芯302A上方和IC管芯302B下方(例如，夹在IC管芯302A和302B之间)。
图4A示出根据本发明的一个实施例的具有一个开关元件(例如，开关元件212)的内插器(例如，内插器210)的更详细的表示。在图4A的实施例中，内插器210包括再分布(传导)层215和衬底层217(例如p型衬底)。具有微凸块206的IC管芯202被设置在内插器210上方。该图示出在IC管芯202中的控制电路402。控制电路402可以是多个电压区(类似于图2的实施例中的电压区204A-204D，图4A中未示出)中的一个电压区中的控制电路，该控制电路用来从IC管芯202向内插器210中的开关元件212提供适合的控制信号。应当理解，尽管仅仅在图4A的实施例中仅示出一个开关元件212，但是在内插器210中可以包括多个开关元件212用于向IC管芯202中的不同的电压岛或者逻辑区提供不同的电压电平。因此，诸如控制电路402的一个或多个控制电路可被用来控制IC管芯202中的不同的开关元件。
传导层215可以包括一个或多个金属互连层。可以在金属互连层中形成互连412(例如，在一个或多个金属互连层中利用通孔将一个金属层连接到另一个金属层来形成路径)。来自IC管芯202中的控制电路402的控制信号通过传导层215中的互连412传输到开关元件212。在一个实施例中，开关元件212可以是直接放置在IC管芯202中的对应的电压岛或者控制电路402下方的P型金属氧化物半导体场效应(PMOS)晶体管。在另一个实施例中，开关元件212可以由N型金属氧化物半导体场效应(NMOS)晶体管形成。然而，为了将NMOS晶体管的栅极驱动至高电平，可能需要相对较高的电压(与将PMOS晶体管的栅极驱动至高电平所需的电压相比)。应当理解，开关元件212可以足够大以最小化由于开关晶体管的沟道电阻导致的潜在的IR压降。衬底层217可以包括多个穿透硅通孔(TSV)213，这些穿透硅通孔提供从再分布或传导层215到内插器210的底表面处的封装凸块214的垂直电连接。
图4B示出根据本发明的一个实施例的嵌入在内插器中的说明性PMOS晶体管450。应当理解，图4B示出内插器(例如，图4A的内插器210)的衬底层217。在图4B的实施例中，在内插器的衬底层217中可以形成N阱区417。在形成N阱区417之后可以形成浅槽隔离(STI)区405。
可以在已经形成STI区405之后在N阱区417上方蚀刻栅氧化层(例如，氧化硅层)412和多晶硅层414。应当理解，栅氧化层412和多晶硅层414可以在PMOS晶体管450中形成栅极叠层。N阱区417在蚀刻栅极叠层之后可以掺杂p型掺杂剂427和n型掺杂剂437。在N阱区417上方形成针对源极端、栅极端、漏极端和主体端的接触件444。在一个实施例中，PMOS晶体管450可用作开关元件(例如，图4A的开关元件212)。应当理解，尽管在图4B的实施例中示出PMOS晶体管450，但是可以在内插器中形成其它类型的电路或者器件(例如，NMOS晶体管、微机电开关、去耦电容器、二极管等)。例如，为了形成去耦电容器，晶体管450的源极端、漏极端和主体端可以被连接在一起作为单个端子。
各种类型的器件或者电路可以嵌入在内插器(例如图2、图3A、图3B和图4A的内插器210)中。图4C示出根据本发明的一个实施例的嵌入在内插器中的说明性二极管490。在图4C的实施例中，在内插器的衬底层217中可以形成N阱区417。N阱区417可以掺杂p型掺杂剂427和n型掺杂剂437。在N阱区417上方形成针对二极管490两端V1和V2的接触件444。
图5A示出根据本发明的一个实施例的设置在具有嵌入式开关电路512A-512E的内插器上方的说明性IC502。在一个实施例中，IC502可以包括根据其功耗进行分组的电路块。例如，空闲电路块可以被分组到一起以形成空闲区(例如，空闲区504A和504D)，高速电路块可以被分组到一起以形成高速逻辑区(例如，高速区504B)，并且低功率块可以类似地被分组到一起以形成低功率逻辑区(例如，504C和504E)。在另一个实施例中，可以根据电路块的功能对电路块进行分组。例如，一个电压岛可以由一组数字信号处理(DSP)块形成，另一个电压岛可以由一组输入-输出块形成，而又一个个电压岛可以由一组存储器模块形成。
在图5A的实施例中，逻辑区504A-504E中的每个可以包括控制电路(例如，分别为控制电路508A-508E)。控制电路508A-508E可以接收来自各种源(例如，配置随机存取存储器、所使用的输入、其它控制电路、预定电压电平等)的配置信号。因此，配置信号可以作为控制信号传输至相应的开关电路512A-512E(例如，用于激活或者使能开关电路中的各晶体管)。因此，开关电路512A-512E可以基于来自相应控制电路508A-508E的控制信号向对应的逻辑区504A-504E提供合适的电源信号(例如，电压电平)。
图5B示出根据本发明的一个实施例的具有多个晶体管的开关电路512说明性示例。在图5B的实施例中，开关电路512包括四个PMOS晶体管551A-551D，每个PMOS晶体管具有耦合至控制电路508的栅极端。PMOS晶体管551A-551D中每个的源极-漏极端可以耦合用于接收电源信号(例如，不同的电压电平)。
在图5B的示例中，PMOS晶体管551A的源极-漏极端耦合用于接收1伏，而PMOS晶体管551B的源极-漏极端耦合用于接收最低电压电平。因此，PMOS晶体管551C的源极-漏极端可以耦合用于接收过驱动电压(例如，1.1V)，并且PMOS晶体管551D的源极-漏极端可以耦合用于接收欠驱动电压(例如，0.9V)。PMOS晶体管551A-551D中每个的另一个源极-漏极端耦合至IC(例如，图5A的IC502)上其对应的电压岛或者逻辑区。应当理解，开关电路512可以表示图5A中的开关电路512A-512E中的任一个，并且控制电路508可以表示IC502中的控制电路508A-508E中的任一个。
举例来说，响应于接收自图5A的控制电路508A的控制信号，开关电路512B中的PMOS晶体管551B可以被导通，而PMOS晶体管551A、551C和551D可以被断开(例如，在任意给定时刻仅使能一个传输晶体管)。另举一例来说，响应于从图5A的控制电路508C接收的控制信号，开关电路512C中的PMOS晶体管551C可以被导通，而PMOS晶体管551A、551B和551D可以被断开使得可以将合适的电源信号(例如，欠驱动电压电平，0.9V)供应到图5A的逻辑区或者电压岛504C。应当理解，开关电路512中的每个PMOS晶体管551A-551D可以从各种电源(例如，稳压器电路、来自其它逻辑块的输出、外部电路等)接收不同的电源信号或者电压电平。
图6示出根据本发明的一个实施例的封装IC的简化方法600。在步骤610处，在内插器中形成开关元件。如此形成的内插器可以类似于图2、图3A、图3B和图4A的实施例的内插器210。嵌入在内插器中的开关元件可以由晶体管或者二极管(例如，图4B的晶体管450和图4C的二极管490)形成。在步骤620处，IC被安装到内插器上，在步骤630处，内插器(以及IC)被安装到封装衬底上。在一个实施例中，IC可以包括被分组到一起用于形成不同逻辑区或者电压岛的多个电路块(例如，图1的IC100)。应当理解，在图6的实施例中以具体顺序示出方法600中的步骤，但是可以调整所描述的步骤使得这些步骤在不同的时刻发生。例如，根据不同的制造需求或处理需求，内插器可以被安装在衬底上(IC未安装)。在已经将内插器安装在衬底上之后，随后可以接着将IC安装在内插器上。
尽管在方法600中仅提到一个IC，但是附加IC管芯和内插器(具有或者不具有嵌入式器件)可以被包括在IC封装中。例如，附加IC管芯可以与在步骤630处已经安装在内插器上的IC管芯(例如，图3A的IC管芯202A和202B)相邻放置。附加IC管芯还可以包括多个逻辑区或者电压岛，并且嵌入式开关元件可以向两个IC管芯中的不同的逻辑区提供合适的电源信号。类似于图3B的IC封装350的构造，附加IC管芯还可以彼此上下堆叠，并且嵌入式开关元件可以向堆叠的IC管芯提供不同电源信号(根据需要)。
应当理解，尽管图2、图3A、图3B和图4A的实施例中示出具体的构造，在本文中可以采用不同的构造。应当理解，在图2、图3A、图3B和图4A的示例性图例中提供了具有球栅阵列的倒装芯片封装。然而，并非意在限制使用倒装芯片球栅阵列IC封装，因为这里描述的技术可以应用于其它封装构造(例如，具有散热器的球栅阵列(HSBGA)、低剖面球栅阵列(LBGA)、薄体精密球栅阵列(TFBGA)、倒装芯片级封装(FCCSP)等)。
这里所描述的方法和装置可以被并入任何合适的电路中。例如，所述方法和装置也可以被并入多种类型的器件中，例如微处理器或其它集成电路。示例性集成电路包括可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)、现场可编程逻辑阵列(FPLA)、电可编程逻辑器件(EPLD)、电可擦除可编程逻辑器件(EEPLD)、逻辑单元阵列(PCA)、现场可编程门阵列(FPGA)、专用标准产品(ASSP)、专用集成电路(ASIC)，以上仅举几例。
这里所描述的可编程逻辑器件可以是包含一个或更多下列组件的数据处理系统的一部分：处理器、存储器、I／O电路系统以及外围器件。该数据处理系统可以用于广泛的应用中，例如计算机联网、数据联网、仪表、视频处理、数字信号处理或希望使用可编程或可重新编程逻辑的优势的任何合适的其它应用。可编程逻辑器件可以被用来执行各种不同的逻辑功能。例如，可编程逻辑器件可以被配置为与系统处理器合作工作的处理器或控制器。可编程逻辑器件也可以被用来作为仲裁器，用于仲裁对数据处理系统中的共享资源的访问。在又一实施例中，可编程逻辑器件可以被配置为处理器和系统中的一个其它组件之间的接口。在一个实施例中，可编程逻辑器件可以是受让人所拥有的器件家族中的一个。
虽然以具体顺序描述了方法操作，然而应当理解，可以在所描述的操作之间执行其它操作，可以调整所描述的操作，使得这些操作在稍微不同的时间发生，或者可以将所描述的操作分布在允许处理操作以与处理相关联的不同间隔内发生的系统中，只要以期望的方式执行覆盖操作的处理。
附加实施例
附加实施例1.一种集成电路封装，该集成电路封装包括：衬底；内插器，其具有设置在衬底上方的多个嵌入式开关元件，其中嵌入式开关元件可操作用于接收多个电源信号；以及集成电路，其具有设置在衬底上方的多个电路块，其中多个嵌入式开关元件可操作用于向多个电路块中的至少一个电路块提供多个电源信号中所选的电源信号。
附加实施例2.根据附加实施例1所限定的集成电路封装，其中多个电路块中的每个电路块包括控制电路，该控制电路可操作用于控制来自多个嵌入式开关元件中的至少一个嵌入式开关元件。
附加实施例3.根据附加实施例2所限定的集成电路封装，其中多个嵌入式开关元件包括多个晶体管，该多个晶体管中的每个晶体管具有被耦合以接收多个电源信号中的电源信号的源极-漏极端，并且其中每个控制电路可操作用于控制多个嵌入式开关元件中的相应的一组嵌入式开关元件。
附加实施例4.根据附加实施例3所限定的集成电路封装，其中控制电路可操作用于向多个晶体管中的至少一个晶体管的栅极提供控制信号，并且其中控制电路可操作用于使用控制信号激活晶体管。
附加实施例5.根据附加实施例3所限定的集成电路封装，其中多个晶体管包括多个P型金属氧化物半导体场效应晶体管。
附加实施例6.根据附加实施例1所限定的集成电路封装，其中内插器包括衬底层和多个再分布层，其中多个再分布层包括耦合至集成电路的多个互连，其中在衬底层中形成多个嵌入式开关元件，并且其中多个嵌入式开关元件通过多个互连耦合至集成电路。
附加实施例7.根据附加实施例1所限定的集成电路封装，该集成电路封装还包括：设置在内插器上方的附加集成电路，其中内插器中的多个开关元件可操作用于将多个电源信号传输至集成电路和附加集成电路。
附加实施例8.一种集成电路器件，该集成电路器件包括：具有多个逻辑区的集成电路，其中多个逻辑区的第一部分可操作用于接收第一电源信号，并且其中多个逻辑区的第二部分可操作用于接收第二电源信号；以及具有耦合至集成电路的多个开关元件的内插器，其中第一开关元件可操作用于向多个逻辑区的第一部分提供第一电源信号，并且其中第二开关元件可操作用于向多个逻辑区的第二部分提供第二电源信号。
附加实施例9.根据附加实施例8所限定的集成电路器件，其中第一电源信号和第二电源信号分别包括第一电压电平和第二电压电平，其中第一开关元件还可操作用于向多个逻辑区的第二部分提供第一电源信号，并且其中第二开关元件还可操作用于向多个逻辑区的第一部分提供第二电源信号。
附加实施例10.根据附加实施例8所限定的集成电路器件，其中多个开关元件中的每个开关元件选自于以下组成的群组中：P型金属氧化物场效应晶体管、N型金属氧化物场效应晶体管以及微机电开关。
附加实施例11.根据附加实施例8所限定的集成电路器件，该集成电路器件还包括：多个逻辑区的第一部分中的第一控制电路；以及多个逻辑区的第二部分中的第二控制电路，其中第一控制电路和第二控制电路可操作用于选择性地分别使能第一开关元件和第二开关元件。
附加实施例12.根据附加实施例11所限定的集成电路器件，其中第一控制电路和第二控制电路可操作用于接收选自于以下组成的群组中的控制信号：配置随机存取存储器位、用户输入、来自外部电路的输出信号和预定电压电平。
附加实施例13.根据附加实施例8所限定的集成电路器件，该集成电路器件还包括：耦合至内插器层的附加集成电路，其中附加集成电路包括多个附加逻辑区，其中多个开关元件可操作用于向附加逻辑区提供多个电源信号。
附加实施例14.根据附加实施例8所限定的集成电路器件，其中内插器包括衬底层和多个再分布层，其中多个再分布层包括耦合至集成电路的多个互连，并且其中多个开关元件被形成在衬底层中。
附加实施例15.根据附加实施例14所限定的集成电路器件，其中衬底层包括多个穿透硅通孔，并且其中多个开关元件通过多个再分布层中的多个互连耦合至集成电路。
附加实施例16.一种封装集成电路的方法，该方法包括：在内插器中形成多个开关元件；将内插器安装在封装衬底上；以及将具有多个逻辑区的集成电路安装在内插器上，其中多个开关元件中的每个开关元件可操作用于通过多个互连向多个逻辑区提供所选的电源信号。
附加实施例17.根据附加实施例16中限定的方法，其中内插器包括衬底层和多个再分布层，其中形成多个开关元件包括：将氧化硅层沉积在衬底层上的介电层上方；将多晶硅层沉积在氧化硅层上方；去除多晶硅层和氧化硅层的一部分以形成至少一个栅极叠层；将源极区和漏极区注入到衬底层中；以及在源极区、漏极区和至少一个栅极叠层的上方形成多个接触件。
附加实施例18.根据附加实施例17所限定的方法，该方法还包括：将n阱区注入到衬底中，其中将源极区和漏极区注入到衬底层中包括将源极区和漏极区注入到n阱区中。
附加实施例19.根据附加实施例16所限定的方法，该方法还包括：将具有多个附加逻辑区的附加集成电路安装在内插器上，其中多个开关元件中的每个开关元件可操作用于通过多个互连向多个附加逻辑区提供附加的所选的电源信号。
附加实施例20.根据附加实施例16所限定的方法，该方法还包括：在将内插器设置在封装衬底上方之前在内插器中形成二极管。
附加实施例21.根据附加实施例16所限定的方法，该方法还包括：在将内插器设置在封装衬底上方之前在内插器中形成去耦电容器。
上述仅是本发明的原理的说明，并且在不脱离本发明的范围和精神的情况下，本领域技术人员能够进行各种修改。

Claims (21)

1.一种集成电路封装，所述集成电路封装包括：
衬底；
内插器，其具有设置在所述衬底上方的多个嵌入式开关元件，其中所述多个嵌入式开关元件接收多个电源信号；以及
集成电路，其具有设置在所述衬底上方的多个电路块，其中所述多个嵌入式开关元件向所述多个电路块中的至少一个电路块提供所述多个电源信号中所选的电源信号。
2.根据权利要求1所述的集成电路封装，其中所述多个电路块中的每个电路块包括控制电路，所述控制电路控制来自所述多个嵌入式开关元件中的至少一个嵌入式开关元件。
3.根据权利要求2所述的集成电路封装，其中所述多个嵌入式开关元件包括多个晶体管，所述多个晶体管中的每个晶体管具有被耦合以接收所述多个电源信号中的电源信号的源极-漏极端，并且其中每个控制电路控制所述多个嵌入式开关元件中的相应的一组嵌入式开关元件。
4.根据权利要求3所述的集成电路封装，其中所述控制电路向所述多个晶体管中的至少一个晶体管的栅极提供控制信号，并且其中所述控制电路使用所述控制信号激活所述晶体管。
5.根据权利要求3所述的集成电路封装，其中所述多个晶体管包括多个P型金属氧化物半导体场效应晶体管。
6.根据权利要求1所述的集成电路封装，其中所述内插器包括衬底层和多个再分布层，其中所述多个再分布层包括耦合至所述集成电路的多个互连，其中所述多个嵌入式开关元件被形成在所述衬底层中，并且其中所述多个嵌入式开关元件通过所述多个互连耦合至所述集成电路。
7.根据权利要求1所述的集成电路封装，所述集成电路封装还包括：
设置在所述内插器上方的附加集成电路，其中所述内插器中的所述多个开 关元件将多个电源信号传输至所述集成电路和所述附加集成电路。
8.一种集成电路器件，该集成电路器件包括：
集成电路，其具有多个逻辑区，其中所述多个逻辑区的第一部分接收第一电源信号，并且其中所述多个逻辑区的第二部分接收第二电源信号；以及
内插器，其具有耦合至所述集成电路的多个开关元件，其中所述多个开关元件中的第一开关元件接收所述第一电源信号和所述第二电源信号，其中所述多个开关元件中的第二开关元件接收所述第一电源信号和所述第二电源信号，其中所述第一开关元件在所述多个开关元件的第一配置中向所述多个逻辑区的所述第一部分提供所述第一电源信号，并且其中所述第二开关元件在所述多个开关元件的所述第一配置中向所述多个逻辑区的所述第二部分提供所述第二电源信号。
9.根据权利要求8所述的集成电路器件，其中所述第一电源信号和所述第二电源信号分别包括第一电压电平和第二电压电平，其中所述第一开关元件在所述多个开关元件的第二配置中向所述多个逻辑区的所述第二部分提供所述第一电源信号，并且其中所述第二开关元件在所述多个开关元件的所述第二配置中向所述多个逻辑区的所述第一部分提供所述第二电源信号。
10.根据权利要求8所述的集成电路器件，其中所述多个开关元件中的每个开关元件选自于以下组成的群组中：P型金属氧化物场效应晶体管、N型金属氧化物场效应晶体管以及微机电开关。
11.根据权利要求8所述的集成电路器件，所述集成电路器件还包括：
所述多个逻辑区的所述第一部分中的第一控制电路；以及
所述多个逻辑区的所述第二部分中的第二控制电路，其中所述第一控制电路和所述第二控制电路选择性地分别使能所述第一开关元件和所述第二开关元件。
12.根据权利要求11所述的集成电路器件，其中所述第一控制电路和所述第二控制电路接收选自于以下组成的群组中的控制信号：配置随机存取存储器位、用户输入、来自外部电路的输出信号和预定电压电平。
13.根据权利要求8所述的集成电路器件，所述集成电路器件还包括：
耦合至内插器层的附加集成电路，其中所述附加集成电路包括多个附加逻辑区，其中所述多个开关元件向所述多个附加逻辑区提供多个电源信号。
14.根据权利要求8所述的集成电路器件，其中所述内插器包括衬底层和多个再分布层，其中所述多个再分布层包括耦合至所述集成电路的多个互连，并且其中所述多个开关元件被形成在所述衬底层中。
15.根据权利要求14所述的集成电路器件，其中所述衬底层包括多个穿透硅通孔，并且其中所述多个开关元件通过所述多个再分布层中的所述多个互连耦合至所述集成电路。
16.一种封装集成电路的方法，所述方法包括：
在内插器中形成多个开关元件；
将所述内插器安装在封装衬底上；以及
将具有多个逻辑区的集成电路安装在所述内插器上，其中所述多个开关元件中的每个开关元件接收多个电源信号并且通过多个互连向所述多个逻辑区提供所述多个电源信号中所选的电源信号。
17.根据权利要求16所述的方法，其中所述内插器包括衬底层和多个再分布层，并且其中形成所述多个开关元件包括：
将氧化硅层沉积在所述衬底层上的介电层上方；
将多晶硅层沉积在所述氧化硅层上方；
去除所述多晶硅层和所述氧化硅层的一部分以形成至少一个栅极叠层；
将源极区和漏极区注入到所述衬底层中；以及
在所述源极区、所述漏极区和所述至少一个栅极叠层上方形成多个接触件。
18.根据权利要求17所述的方法，所述方法还包括：
将n阱区注入到所述衬底中，其中将所述源极区和所述漏极区注入到所述衬底层中包括将所述源极区和所述漏极区注入到所述n阱区中。
19.根据权利要求16所述的方法，所述方法还包括：
将具有多个附加逻辑区的附加集成电路安装在所述内插器上，其中所述多个开关元件中的每个开关元件通过所述多个互连向所述多个附加逻辑区提供附加的所选的电源信号。
20.根据权利要求16所述的方法，所述方法还包括：
在将所述内插器设置在所述封装衬底上方之前在所述内插器中形成二极管。
21.根据权利要求16所述的方法，所述方法还包括：
在将所述内插器设置在所述封装衬底上方之前在所述内插器中形成去耦电容器。
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