CN103972187B - 芯片封装及其制造方法 - Google Patents

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Abstract

本发明提出一种芯片封装及其制造方法。芯片封装包含:半导体芯片,具有相对的上表面及下表面;金属导热层,形成于下表面上,用以吸收半导体芯片所产生的热量;以及焊垫,形成于上表面上,用以电连接至半导体芯片中的电路。

Description

芯片封装及其制造方法
技术领域
本发明涉及一种芯片封装及其制造方法,特别是指一种具有散热功能的芯片封装及其制造方法。
背景技术
图1举例显示一种现有技术芯片封装1的剖视示意图。如图1所示,芯片封装1例如为一种影像感测的芯片封装。包含:半导体芯片11、焊垫12、空腔墙13、光学玻璃14、导电垫15、电导线16、内部焊接布局层17、焊球18、以及外部焊接布局层19。光学影像讯号穿过光学玻璃14,由空腔墙13所形成的空腔,进入半导体芯片11。通过半导体芯片11中的电路操作,将光学影像讯号转换为电子讯号后,由焊垫12经由导电垫15、电导线16与焊球18,传送至印刷电路板(未示出)。
当导体基板11中的电路操作时,会产生热量,而芯片封装1例如为芯片级封装(chip scale package,CSP),会产生散热的问题,以致芯片的效能受到影响,影像讯号受噪声干扰,甚至导致芯片封装1损坏。
有鉴于此,本发明即针对上述现有技术的不足,提出一种芯片封装及其制造方法,以改善芯片封装散热问题,进而降低芯片工作温度,提高芯片工作效率。
发明内容
本发明的目的在于克服现有技术的不足与缺陷,提出一种芯片封装及其制造方法,以改善芯片封装散热问题,进而降低芯片工作温度,提高芯片工作效率。
为达上述目的,本发明提供了一种芯片封装,包含:一半导体芯片,具有相对的上表面及下表面;一金属导热层,形成于该下表面上,用以吸收该半导体芯片所产生的热量;以及一焊垫,形成于该上表面上,用以电连接至该半导体芯片中的电路。
为达上述目的,就另一观点,本发明也提供了一种芯片封装制造方法,包含:提供一半导体芯片,具有相对的上表面及下表面;形成一金属导热层于该下表面上,用以吸收该半导体芯片所产生的热量;以及形成一焊垫于该上表面上,用以电连接至该半导体芯片中的电路。
在一种较佳的实施例中,该芯片封装,更包含:一金属导热带,与该金属导热层连接;以及一焊球或一引脚,与该金属导热带耦接;其中,该半导体芯片中的电路所产生的热量,通过该金属导热层与该金属导热带,传导至该焊球或该引脚。
上述的实施例中,该焊球或该引脚较佳地电连接至一接地电位。
在另一种较佳的实施例中,该金属层完全覆盖该下表面。
在其中一种实施例中,该半导体芯片中的电路包括一影像感测电路。
下面通过具体实施例详加说明,当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1举例显示一种现有技术芯片封装1的剖视示意图;
图2示本发明的第一个实施例;
图3显示本发明的第二个实施例;
图4显示本发明的第三个实施例;
图5A-5E显示本发明的第四个实施例;
图6显示本发明的第五个实施例。
图中符号说明
1,2,3,4,5,6 芯片封装
11,21,31,41,51,61 半导体芯片
12,22,32,42,52,62 焊垫
13,23,33,43 空腔墙
14,24,34,44 光学玻璃
15,25,35,45 导电垫
16,26,36,46,56,63 电导线
17,27,37,47 内部焊接布局层
18,28,38,38a,48,48a,58 焊球
19,29,39,49 外部焊接布局层
21a,31a,41a,51a,61a 金属导热层
31b,41b 金属导热带
53 保护层
54 第一绝缘层
57 第二绝缘层
60 导线架
64 封胶层
65 模板
68 引脚
211,311,411,511 上表面
212,312,412,512 下表面
具体实施方式
本发明中的图式均属示意,主要意在表示制程步骤以及各层之间的上下次序关系,至于形状、厚度与宽度则并未依照比例绘制。
请参阅图2,显示本发明的第一个实施例。图2显示芯片封装2的剖视示意图。如图2所示,芯片封装2例如但不限于为一种影像感测电路的芯片级封装。芯片封装2包含:半导体芯片21、金属导热层21a、焊垫22、空腔墙23、光学玻璃24、导电垫25、电导线26、内部焊接布局层27、焊球28、以及外部焊接布局层29。其中,半导体芯片21具有相对的上表面211与下表面212;且焊垫22形成于上表面211上,用以电连接至半导体芯片21中的电路。(在本实施例图中半导体芯片21具有电路的一面朝下、基板的一面朝上,因一般惯称具有电路的一面为上方,故将图中的下方表面称为上表面211。)光学影像讯号穿过光学玻璃24,由空腔墙23所形成的空腔,进入半导体芯片21。通过半导体芯片21中的电路操作,将光学影像讯号转换为电子讯号后,由焊垫22经由导电垫25、电导线26与焊球28,传送至印刷电路板(未示出)。须说明的是,在不同方式的芯片封装中,焊球28亦可以为引脚的形式,而不限于如图中所示的焊球28。
本实施例与现有技术的不同,主要在于金属导热层21a形成于下表面212上,用以吸收半导体芯片21所产生的热量,以降低半导体芯片21中的电路温度,提升电路的效能。
另须说明的是,金属导热层21a较佳但不限于如图所示,完全覆盖下表面212,如此一来,可以将散热的效果最佳化,此外,对影像感测电路的芯片级封装来说,可加强影像感测讯号,并提供均匀的背景讯号,此亦为本发明优于现有技术之处。
请参阅图3,显示本发明的第二个实施例。图3显示芯片封装3的剖视示意图。如图3所示,芯片封装3例如但不限于为一种影像感测电路的芯片级封装。芯片封装3包含:半导体芯片31、金属导热层31a、金属导热带31b、焊垫32、空腔墙33、光学玻璃34、导电垫35、电导线36、内部焊接布局层37、焊球38与38a、以及外部焊接布局层39。其中,半导体芯片31具有相对的上表面311与下表面312;且焊垫32形成于上表面311上,用以电连接至半导体芯片31中的电路。光学影像讯号穿过光学玻璃34,由空腔墙23所形成的空腔,进入半导体芯片31。通过半导体芯片31中的电路操作,将光学影像讯号转换为电子讯号后,由焊垫32经由导电垫35、电导线36与焊球38与38a,传送至印刷电路板(未示出)。
本实施例与第一个实施例不同之处在于,芯片封装3更包含金属导热带31b,其与金属导热层31a连接,且透过导电垫35与电导线36,连接至其中一个或多个焊球38(图标数目与位置仅是举例,可为不同的数目与位置)。半导体芯片3中的电路所产生的热量,通过金属导热层31a、金属导热带31b、导电垫35、电导线36,传导至焊球38,由于金属导热层31a、金属导热带31b、导电垫35、电导线36、与焊球38皆为金属,也是热的良导体,故电路所产生的热量可传导至外部散逸。须说明的是,在不同方式的芯片封装中,焊球38与38a亦可以为引脚的形式,而不限于如图中所示的焊球38与38a。另外,金属导热层31a、金属导热带31b、导电垫35、电导线36、与焊球38可具有相同电位,一种较佳的方式为,将其电连接至接地电位,不但可以改善散热效果,亦可以改善电路中,接地电位的稳定性。
请参阅图4,显示本发明的第三个实施例。图4显示芯片封装4的剖视示意图。如图4所示,芯片封装4例如但不限于为一种影像感测电路的芯片级封装。芯片封装4包含:半导体芯片41、金属导热层41a、金属导热带41b、焊垫42、空腔墙43、光学玻璃44、导电垫45、电导线46、内部焊接布局层47、焊球48与48a、以及外部焊接布局层49。其中,半导体芯片41具有相对的上表面411与下表面412;且焊垫42形成于上表面411上,用以电连接至半导体芯片41中的电路。光学影像讯号穿过光学玻璃44,由空腔墙43所形成的空腔,进入半导体芯片41。通过半导体芯片41中的电路操作,将光学影像讯号转换为电子讯号后,由焊垫42经由导电垫45、电导线46与焊球48与48a,传送至印刷电路板(未示出)。
本实施例与第二个实施例不同之处在于,芯片封装4中的金属导热带41b,其与金属导热层41a连接,但不经由导电垫45而直接由电导线46连接至一个或多个焊球48(图标数目与位置仅是举例,可为不同的数目与位置)。本实施例旨在说明金属导热带与焊球或引脚有多种的连接形式,而不限于如图3所示的方式。且在此实施例中,由于焊球48不必须与导电垫45连接,因此焊球48不必须具有电性上的功能。
图5A-5E显示本发明的第四个实施例。本实施例显示另一种芯片封装5的制造方法的剖视示意图。如图5A所示,首先提供半导体芯片51,半导体芯片51具有相对的上表面511与下表面512。接着请参阅图5B,于下表面512上,形成金属导热层51a,与半导体芯片51连接,用以吸收半导体芯片51所产生的热量。接着,如图5C所示,形成焊垫52于上表面511上,用以电连接至半导体芯片51中的电路。接着于上表面511上,形成保护层53与第一绝缘层54。接下来如图5D所示,于第一绝缘层54上,形成电导线56。接着如图5E所示,于电导线56上,形成第二绝缘层57,然后形成焊球58与电导线56电连接。本实施例旨在说明根据本发明的芯片封装5的制作方法,并举例示出金属导热层亦可以如本实施例所示,相对焊球位于半导体芯片51的不同侧,也就是说,本实施例与前述的实施例不同,焊球58可位于上表面511上,而非位于下表面512上,以此说明本实施例可应用于各种芯片封装架构。
请参阅图6,显示本发明的第五个实施例。本实施例显示芯片封装6的剖视示意图。如图6所示,导线架60包含复数引脚68(lead),利用打线(wire bond)技术,将引脚68分别经由复数电导线63电性连接至半导体芯片61上的焊垫62,进而电连接至半导体芯片61中的电路。如图所示,金属导热层61a形成于半导体芯片61的下表面上,并黏着于导线架60中的芯片模板65(die paddle)上,经过打线后,半导体芯片61经由电导线63电性连接至导线架60中的引脚68;接着以封胶层64封胶(molding)半导体芯片61、导线架60、与电导线63,就完成芯片封装6。接着,将引脚68固定于电路板66上,就可使此芯片封装6成为电路板66上电路的一部分。
本实施例旨在说明,本发明亦可以应用于具有引脚的另一种芯片封装的形式,并将半导体芯片61所产生的热量,经由金属导热层61a,传导至芯片模板65,或亦可通过其它连接方式(例如但不限于直通硅穿孔,TSV),传导至焊垫62与引脚68。
以上已针对较佳实施例来说明本发明,以上所述,仅为使本领域技术人员易于了解本发明的内容,并非用来限定本发明的权利范围。在本发明的相同精神下,本领域技术人员可以思及各种等效变化。例如,虽然在一些实施例中半导体芯片以影像感测电路芯片为例,但本发明不限于此,亦可应用在其它种类的半导体芯片中;再如,在不影响元件主要的特性下,可加入其它制程步骤或结构,如缓冲层等;又如,金属导热层的形成,可于封装制程中完成,亦可于晶圆制程中完成。本发明的范围应涵盖上述及其它所有等效变化。

Claims (4)

1.一种芯片封装,其特征在于,包含:
一半导体芯片,具有相对的上表面及下表面;
一金属导热层,形成于该下表面上,用以吸收该半导体芯片所产生的热量;
一焊垫,形成于该上表面上,用以电连接至该半导体芯片中的一电路;
一金属导热带,与该金属导热层连接;
一焊球或一引脚,与该金属导热带耦接;以及
一空腔墙、一导电垫、与一电导线;
其中,该半导体芯片中的电路所产生的热量,通过该金属导热层与该金属导热带,传导至该焊球或该引脚;
其中,一光学影像讯号穿过一光学玻璃,由该空腔墙所形成的空腔,进入该半导体芯片;通过该半导体芯片中的电路操作,将该光学影像讯号转换为电子讯号后,由该焊垫经由该导电垫、该电导线与该焊球或该引脚,传送至一印刷电路板。
2.如权利要求1所述的芯片封装,其中,该焊球或该引脚电连接至一接地电位。
3.一种芯片封装制造方法,其特征在于,包含:
提供一半导体芯片,具有相对的上表面及下表面;
形成一金属导热层于该下表面上,用以吸收该半导体芯片所产生的热量;
形成一焊垫于该上表面上,用以电连接至该半导体芯片中的一电路;
形成一金属导热带,与该金属导热层连接;
形成一焊球或一引脚,与该金属导热带耦接;以及
形成一空腔墙、一导电垫、与一电导线;
其中,该半导体芯片中的电路所产生的热量,通过该金属导热层与该金属导热带,传导至该焊球或该引脚;
其中,一光学影像讯号穿过一光学玻璃,由该空腔墙所形成的空腔,进入该半导体芯片;通过该半导体芯片中的电路操作,将该光学影像讯号转换为电子讯号后,由该焊垫经由该导电垫、该电导线与该焊球或该引脚,传送至一印刷电路板。
4.如权利要求3所述的芯片封装制造方法,其中,该焊球或该引脚电连接至一接地电位。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI699005B (zh) 2016-11-02 2020-07-11 原相科技股份有限公司 光學元件封裝結構
CN108074874B (zh) * 2016-11-14 2020-10-09 原相科技股份有限公司 光学组件封装结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI285945B (en) * 2002-10-02 2007-08-21 Advanced Semiconductor Eng Thermal-enhance semiconductor package and manufacturing method thereof
US7372122B2 (en) * 2004-11-01 2008-05-13 Dongbu Electronics Co., Ltd. Image sensor chip package and method of fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1228828C (zh) * 2002-06-28 2005-11-23 矽品精密工业股份有限公司 开窗型导线架式半导体封装结构及制造过程
US8164176B2 (en) * 2006-10-20 2012-04-24 Infineon Technologies Ag Semiconductor module arrangement
CN101211884B (zh) * 2006-12-30 2010-09-08 南茂科技股份有限公司 芯片封装结构及其制造方法
JP5573645B2 (ja) * 2010-12-15 2014-08-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI285945B (en) * 2002-10-02 2007-08-21 Advanced Semiconductor Eng Thermal-enhance semiconductor package and manufacturing method thereof
US7372122B2 (en) * 2004-11-01 2008-05-13 Dongbu Electronics Co., Ltd. Image sensor chip package and method of fabricating the same

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