CN103944576B - 一种Sigma‑Delta调制器及一种用于Sigma‑Delta调制器的运算方法 - Google Patents
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Abstract
本发明公开了一种Sigma‑Delta调制器及一种用于Sigma‑Delta调制器的运算方法，用于接收一小数控制字的输入和一个耦合到对应的分频器的输出，响应于该被输入的小数控制字来用于控制该分频器的分频比，该Sigma‑Delta调制器包括依次级联的n个调制器、量化器、以及整数加法器，n为大于或等于2的正整数；其中，该n个调制器包括前n‑1个前n‑1级调制器、以及第n级调制器，该前n‑1级调制器至少包括第1级调制器。实施本发明的有益效果是，保证调制器具有较高的阶数，即噪声抑制性能的前提下，有效降低电路实现的复杂度和功耗，采用通过优化电路前馈参数大大有效降低分频电路的复杂度和功耗。
Description
技术领域
本发明涉及小数分频频率综合器的应用领域，尤其涉及一种Sigma-Delta调制器及一种用于Sigma-Delta调制器的运算方法。
背景技术
频率合成是指能够利用一个或多个频率源产生不同频率信号的技术，而锁相环则是一种应用最广泛的频率合成技术。图1是锁相环的结构框图，当电路锁定时，锁相环的输出频率fout与参考频率fref的关系为：fout=N×fref(N为整数)。由于分频器只能进行整数分频，因此小数分频的实现需要增加额外的电路。SIGMA-DELTA调制器在小数锁相环中的主要作用是为分频器提供包含小数分频信息的整数序列。SIGMA-DELTA调制器可以将一个介乎0到1之间的输入转化为相应的整数序列ΔN，该序列对整数分频比N进行插值，使分频器的分频比成为一个动态变化的序列，从而在时间平均上实现了小数分频。插值后，小数锁相环的输入输出关系为：fout=(N+ΔN)×fref。
目前应用较为广泛的单环型SIGMA-DELTA调制器主要有多前馈结构和多反馈结构两大类，分别如图2和图3所示。
在SIGMA-DELTA调制器的应用结构上，主要包括级联型和单环型两种。目前一种应用在锁相环的三阶级联型SIGMA-DELTA调制器，电路的实现方式虽然简单，但是其噪声抑制性能较差，且输出序列是3位二进制数，限制了分频器必须采用结构复杂的多模分频器，造成电路复杂度和功耗的增加。
相对级联型，单环型SIGMA-DELTA调制器的优点在于良好的噪声抑制性能和输出灵活性，可以根据量化器的量化等级选择一位输出或者多位输出。目前采用反馈滤波单元来减少低频段噪声的能量，提高了抗噪性能，但是在硬件上带来的开销较大，电路较为复杂。此外，现有技术还提出了一个基于单环型SIGMA-DELTA调制器的小数分频系统，电路的复杂度得到了一定简化。然而其SIGMA-DELTA调制器采用的是二阶结构，根据理论分析，SIGMA-DELTA调制器的阶数越高，噪声抑制的效果越明显。但是如果仅仅增加调制器级数的话，又必然会增加硬件的开销。如何在保证SIGMA-DELTA调制器的噪声抑制效果前提下，降低其硬件开销和功耗是SIGMA-DELTA调制器实现的重点和难点。而且由于前馈和后馈路径的存在，单环型结构的稳定性会受到前馈量和反馈量的影响，因此环路的参数决定了电路的性能和稳定性。由于目前组成调制器的累加器的字长是固定的，在运算过程中三级累加器之间将会涉及大量的浮点数加减运算。如果没有对系统的前馈系数进行近似转换，电路实现中还需要增加复杂的浮点数乘法器。传统方法是使用的浮点数加法器虽然可以提高计算精度，但是芯片面积和功耗也大大增加，部分结构还将引入模拟电路。
发明内容
本发明要解决的技术问题在于，针对上述需要通过增加芯片面积和功耗来提高浮点数运算精度的问题，提供一种Sigma-Delta调制器及一种用于Sigma-Delta调制器的运算方法。
本发明解决其技术问题所采用的技术方案是：构造一种Sigma-Delta调制器，用于接收一小数控制字的输入和一个耦合到对应的分频器的输出，其响应于该被输入的小数控制字来用于控制该分频器的分频比，包括依次级联的n个调制器、量化器、以及整数加法器，n为大于或等于2的正整数；其中，该n个调制器包括前n-1个前n-1级调制器、以及第n级调制器，该前n-1级调制器至少包括第1级调制器；
该前n-1级调制器均包括用于接收该小数控制字或上一级调制器的输出值并将该小数控制字或该输出与对应的反馈量进行减法运算以获得对应的第一差值的第一定点小数减法器、用于对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和的第一累加器、以及用于对该第一总和进行移位运算以获得对应的该输出值的移位器；
该第n级调制器包括接收第n-1级调制器的输出值并将该输出值与对应的反馈量进行减法运算以获得第二差值的第二定点小数减法器、用于对该第二差值与该第二差值的上一周期的值进行累加运算以获得第二总和的第二累加器；
该量化器用于对该第二总和进行量化运算以获得差值序列；
该整数加法器用于对该差值序列与预设的分频数进行相加运算以获得分频比。
在本发明所述的Sigma-Delta调制器中，该第1级调制器的该第一定点小数减法器用于接收一小数控制字，并将该小数控制字与对应的反馈量进行减法运算以获得对应的第一差值。
在本发明所述的Sigma-Delta调制器中，该第一定点小数减法器还用于判断该输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；
该第二定点小数减法器还用于判断该输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得第二差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得第二差值。
在本发明所述的Sigma-Delta调制器中，该第一累加器还用于判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和；
该第二累加器还用于判断该第二差值与该第二差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得第二总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得第二总和。
在本发明所述的Sigma-Delta调制器中，该移位器还用于将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的该输出值。
在本发明所述的Sigma-Delta调制器中，该量化器还用于向该第一定点小数减法器及该第二定点小数减法器提供对应的反馈量。
本发明的另一方面，提供一种用于Sigma-Delta调制器的运算方法，该运算方法基于定点化的浮点数运算，采用上述Sigma-Delta调制器，该方法包括以下步骤：
S1、在第1级调制器中，接收一小数控制字，并将该小数控制字与对应的反馈量进行减法运算以获得对应的第一差值，对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和，对该第一总和进行移位运算以获得对应的该输出值；
S2、若该n大于2，在第2级调制器至第n-1级调制器中，接收上一级调制器的输出值并将该输出与对应的反馈量进行减法运算以获得对应的第一差值，对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和，对该第一总和进行移位运算以获得对应的该输出值；
S3、在该第n级调制器中，接收第n-1级调制器的输出值并将该输出值与对应的反馈量进行减法运算以获得第二差值，对该第二差值与该第二差值的上一周期的值进行累加运算以获得第二总和；
S4、在该量化器中，对该第二总和进行量化运算以获得差值序列；
S5、在该整数加法器中，对该差值序列与预设的分频数进行相加运算以获得分频比。
在本发明所述的运算方法中，在所述步骤S1中还包括：判断该小数控制字与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和，将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的该输出值；
在本发明所述的运算方法中，在所述步骤S2中还包括：判断该输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和，将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的该输出值。
在本发明所述的运算方法中，在所述步骤S3中还包括：判断该输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得第二差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得第二差值；判断该第二差值与该第二差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得第二总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得第二总和。
实施本发明的一种Sigma-Delta调制器及一种用于Sigma-Delta调制器的运算方法，具有以下有益效果：一方面可以在保证调制器具有较高的阶数，即噪声抑制性能的前提下，有效降低电路实现的复杂度和功耗；另一方面，采用通过优化电路前馈参数，保证调制器稳定性后，单比特输出的分频序列使得锁相环中的分频器可以直接采用双模分频电路，因此大大有效降低分频电路的复杂度和功耗。
附图说明
下面将结合附图及实施例子对本发明作进一步说明，附图中：
图1为基于Sigma-Delta调制器的小数分频锁相环的结构框图；
图2为单环型Sigma-Delta调制器的多前馈结构示意图；
图3为单环型Sigma-Delta调制器的多反馈结构示意图；
图4为本发明提供的Sigma-Delta调制器的结构示意图；
图5为本发明提供的用于Sigma-Delta调制器的运算方法的流程图；
图6为本发明的第一定点小数减法器或第二定点小数减法器的实现流程图；
图7为本发明的移位器的实现流程图；
图8为本发明的量化器的实现流程图。
具体实施方式
为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本发明的具体实施方式。
本发明的目的在于提供一种用于小数分频锁相环的Sigma-Delta调制器，该Sigma-Delta调制器用于接收一小数控制字的输入和一个耦合到对应的分频器的输出，其响应于该被输入的小数控制字来用于控制该分频器的分频比。为了能够采用较高的阶数，该Sigma-Delta调制器保证电路的噪声抑制性能的前提下，降低电路的复杂度和功耗，还能够根据一个0到1之间的小数输入，调制输出相应的整数分频序列。而且，该Sigma-Delta调制器结合传统结构的优点，提出了全数字实现方法。
图4为本发明提供的Sigma-Delta调制器的结构示意图，如图4所示，包括依次级联的n个调制器、量化器13、以及整数加法器14，n为大于或等于2的正整数；其中，该n个调制器包括前n-1个前n-1级调制器11、以及第n级调制器12，该前n-1级调制器11至少包括第1级调制器11a；如图4所示，本实施例提供3级调制器，故前n-1级调制器11为第1级调制器及第2级调制器，第n级调制器12为第3级调制器。
第1级调制器包括第一定点小数减法器111、第一累加器112、移位器113。第2级调制器也包括第一定点小数减法器111、第一累加器112、移位器113。第3级调制器包括第二定点小数减法器121、第二累加器122。
其中，移位器113可视为乘以一前馈系数，第3级调制器无移位器113，则可视为乘以为1的前馈系数。由于前馈系数是系统稳定性的主要决定因素。通过一系列的的高通滤波器模型值仿真发现，当三级前馈系数分别为0.252、0.248和0.97，调制器的系统稳定性和动态输入范围能够达到最佳的平衡点。确定前馈系数时，不仅要考虑系统稳定的需要，同时还要兼顾硬件实现的容易程度。在保证系统满足稳定性要求的前提下，我们取三级前馈系数的值分别为0.25、0.25和1。与0.25相乘，即除以4操作在数字电路上可采用简单的移位寄存器实现，从而能够避免复杂小数乘法器的使用。
与传统结构不同，该调制器不是利用累加器的溢出位作为分频控制输出，其输入X不是分频比小数部分的分子，而直接是小数部分。这是因为组成调制器的累加器的字长是固定的，在运算过程中三级累加器之间将会涉及大量的浮点数加减运算。如果没有对系统的前馈系数进行近似转换，电路实现中还需要增加复杂的浮点数乘法器。
具体的，第1级调制器的第一定点小数减法器111接收该小数控制字并将该小数控制字与对应的反馈量进行减法运算以获得对应的第一差值，第一累加器112对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和，移位器113再对该第一总和进行移位运算以获得对应的该输出值。
第2级调制器的第一定点小数减法器111接收第1级调制器的输出值并将该输出值与对应的反馈量进行减法运算以获得对应的第一差值，第一累加器112对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和，移位器113再对该第一总和进行移位运算以获得对应的该输出值。
第3级调制器的第二定点小数减法器121接收第2级调制器的输出值并将该输出值与对应的反馈量进行减法运算以获得第二差值、第二累加器122对该第二差值与该第二差值的上一周期的值进行累加运算以获得第二总和。
该量化器13对该第二总和进行量化运算以获得差值序列，并将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的该输出值。同时，该量化器13还用于向该第一定点小数减法器111及该第二定点小数减法器121提供对应的反馈量。
该整数加法器14对该差值序列与预设的分频数进行相加运算以获得分频比。
其中，该第一定点小数减法器111还用于判断该输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；该第二定点小数减法器121还用于判断该输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得第二差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得第二差值。
对应的，该第一累加器112还用于判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和；该第二累加器122还用于判断该第二差值与该第二差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得第二总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得第二总和。
图5为本发明提供的用于Sigma-Delta调制器的运算方法的流程图，如图5所示，该方法实现定点化的原理如下：数字电路中只能进行二进制运算，或者与之相应进制整数的运算，而不能直接处理小数运算，而浮点数与定点数的区别是小数点的位置是否固定，整数可以看作一种小数点在末尾的特殊定点数。在数字电路的二进制运算中，假设定点小数用k位二进制表达，除去最高位符号位，有效位为k-1位。小数点之后可以有0～(k-1)位，Qn就是表示小数点后的有效位为n(n≤k-1)位，例如Q0就是传统的整数。Qn小数与对应十进制数的转换可以通过除以2n或者乘以2n实现。在实际数字电路中，除2n和乘2n可以通过简单快速的二进制移位实现，因此定点小数的运算速度相比浮点小数将大大提高。举例说明：本发明的调制器中，输入输出参数均采用15(即k=15)位的二进制表示，最高位符号位(0表示正数，1表示负数)，因此有效位为14位，其中前4位为整数位，后10位为小数位，即采用Q10定点化。假设在Q10定点化，计算2.36+7.65，首先将2.36和7.65转换为Q10定点小数：2.36×210=2416.64(10进制)≈2416(10进制)=970(16进制)，7.65×210=7833.6(10进制)≈7833(10进制)=1E99(16进制)，两者之和970+1E99=2809=10249(10进制)，对应定点小数为10249÷210=10.0087890625，与实际结果10.01的误差仅为0.0012109375。以上计算精度已经足够满足本发明中调制器的运算要求。
该调制器的输入包括整数分频比N(5-bit)、小数分频比X(15-bit)，时钟CLK和复位信号RST，其中时钟CLK和复位信号RST为本调制器的默认输入。假设需要实现的分频比为21.75，则N=21，X=0.75，在Q10规则下转换为相应的二进制数分别为10101、0.75×210=768(10进制)=000-0011_0000_0000。X经过SIGMA-DELTA调制器之后，按照时钟CLK在量化器中量化输出由0和1组成的连续分频序列Y，即图1中的ΔN。ΔN与N相加后得到插值后的分频序列，可以直接作为锁相环中分频器的控制信号，使分频比在N和N+1之间动态变化，在时间平均上实现所需要的小数分频比。系统上电和每次装载新的分频参数后，RST信号有效，电路中所有的输出值置零。
具体地，该方法包括以下步骤：
S1、在第1级调制器11a中，第一小数减法器111接收一小数控制字，并将该小数控制字与对应的反馈量进行减法运算以获得对应的第一差值，第一累加器112对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和，移位器113对该第一总和进行移位运算以获得对应的该输出值；判断该小数控制字与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和，将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的该输出值；其中，在第1级调制器11a中的第一定点小数减法器111如图6所示，该减法器中输入输出的字长均为15-bit，并首先判断两个输入的符号位，根据不同情况进行相关减法操作。由于系统存在反馈路径，相减结果必须延迟一个周期再进行输出，以匹配时钟CLK。第一累加器112输入A和上一个周期的累加结果B进行相加，如果相加结果大于累加器的模M(M=2n，n为累加器字长)，则Bn=(A+Bn-1)-M，否则Bn=(A+Bn-1)，第一累加器112与第一定点小数减法器111的实现流程大致相同，故不再赘述。图7为本发明的移位器113的实现流程图，移位器113输入乘以0.25(÷4)后输出，该操作在数字电路上可以使用简单的右移来实现。定点小数的移位需要将符号位固定不变，余下位再作右移操作，需要注意的是，移位器的输出不需要再进行延时。
S2、若该n大于2，在第2级调制器至第n-1级调制器中，第一小数减法器111接收上一级调制器的输出值并将该输出与对应的反馈量进行减法运算以获得对应的第一差值，第一累加器112对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和，移位器113对该第一总和进行移位运算以获得对应的该输出值；判断该输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和，将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的该输出值。该步骤中包含有与上一步骤相同的元件，相同的元件工作原理相同故不再赘述。
S3、在该第n级调制器12中，第二小数减法器121接收第n-1级调制器的输出值并将该输出值与对应的反馈量进行减法运算以获得第二差值，第二累加器122对该第二差值与该第二差值的上一周期的值进行累加运算以获得第二总和；判断该输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得第二差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得第二差值；判断该第二差值与该第二差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得第二总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得第二总和。该步骤中，第二小数减法器121与第一小数减法器111的工作原理相同，第二累加器122与第一累加器112的工作原理相同，此处不再赘述。
S4、在该量化器13中，对该第二总和进行量化运算以获得差值序列；量化器13为两级量化，根据阈值输出0或1，构成单比特插值序列ΔN。同时，提供15-bit的反馈量，量化器13的实现流程如图8。
S5、在该整数加法器14中，对该差值序列与预设的分频数进行相加运算以获得分频比。按照时钟CLK对输入N和ΔN相加并输出，锁相环中的分频器可利用相加结果作为瞬时分频比。
综合以上各个步骤，在顶层进行整合即可实现整个系统。综上所述，本发明的SIGMA-DELTA调制器完全由全数字电路实现，并能够在较高阶数前提下有效地降低电路的复杂度。相对传统浮点小数运算电路的实现方法，本发明具有结构简单、成本低廉、功耗小等优点，具有重要的产业利用价值。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。
Claims (10)
1.一种Sigma-Delta调制器(100)，用于接收一小数控制字的输入和预设的分频数，响应于该被输入的小数控制字来用于控制分频器的分频比，其特征在于，包括依次级联的n个调制器、量化器(13)、以及整数加法器(14)，n为大于或等于2的正整数；其中，该n个调制器包括前n-1个前n-1级调制器(11)、以及第n级调制器(12)，该前n-1级调制器(11)至少包括第1级调制器(11a)；
该前n-1级调制器(11)均包括用于接收该小数控制字或上一级调制器的输出值并将该小数控制字或上一级调制器的输出值与对应的反馈量进行减法运算以获得对应的第一差值的第一定点小数减法器(111)、用于对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和的第一累加器(112)、以及用于对该第一总和进行移位运算以获得对应的该级调制器的输出值的移位器(113)；
该第n级调制器(12)包括接收第n-1级调制器的输出值并将第n-1级调制器的输出值与对应的反馈量进行减法运算以获得第二差值的第二定点小数减法器(121)、用于对该第二差值与该第二差值的上一周期的值进行累加运算以获得第二总和的第二累加器(122)；
该量化器(13)用于对该第二总和进行量化运算以获得差值序列；
该整数加法器(14)用于对该差值序列与预设的分频数进行相加运算以获得分频比。
2.根据权利要求1所述的Sigma-Delta调制器(100)，其特征在于，该第1级调制器(11a)的该第一定点小数减法器(111)用于接收一小数控制字，并将该小数控制字与对应的反馈量进行减法运算以获得对应的第一差值。
3.根据权利要求2所述的Sigma-Delta调制器(100)，其特征在于，除去第1级调制器(11a)的前n-1级调制器(11)的第一定点小数减法器(111)还用于判断上一级调制器的输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；
该第二定点小数减法器(121)还用于判断第n-1级调制器的输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得第二差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得第二差值。
4.根据权利要求3所述的Sigma-Delta调制器(100)，其特征在于，该第一累加器(112)还用于判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和；
该第二累加器(122)还用于判断该第二差值与该第二差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得第二总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得第二总和。
5.根据权利要求4所述的Sigma-Delta调制器(100)，其特征在于，该移位器(113)还用于将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的该级调制器的输出值。
6.根据权利要求1所述的Sigma-Delta调制器(100)，其特征在于，该量化器(13)还用于向该第一定点小数减法器(111)及该第二定点小数减法器(121)提供对应的反馈量。
7.一种用于Sigma-Delta调制器的运算方法，该运算方法基于定点化的浮点数运算，采用权利要求1-6任一项所述的Sigma-Delta调制器(100)，其特征在于，该方法包括以下步骤：
S1、在第1级调制器(11a)中，接收一小数控制字，并将该小数控制字与对应的反馈量进行减法运算以获得对应的第一差值，对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和，对该第一总和进行移位运算以获得对应的第1级调制器的输出值；
S2、若该n大于2，在第2级调制器至第n-1级调制器中，接收上一级调制器的输出值并将上一级调制器的输出值与对应的反馈量进行减法运算以获得对应的第一差值，对该第一差值与该第一差值的上一周期的值进行累加运算以获得对应的第一总和，对该第一总和进行移位运算以获得对应的该级调制器的输出值；
S3、在该第n级调制器(12)中，接收第n-1级调制器的输出值并将第n-1级调制器的输出值与对应的反馈量进行减法运算以获得第二差值，对该第二差值与该第二差值的上一周期的值进行累加运算以获得第二总和；
S4、在该量化器(13)中，对该第二总和进行量化运算以获得差值序列；
S5、在该整数加法器(14)中，对该差值序列与预设的分频数进行相加运算以获得分频比。
8.根据权利要求7所述的运算方法，其特征在于，在所述步骤S1中还包括：判断该小数控制字与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和，将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的第1级调制器的输出值。
9.根据权利要求8所述的运算方法，其特征在于，在所述步骤S2中还包括：判断上一级调制器的输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得对应的第一差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得对应的第一差值；判断该第一差值与该第一差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得对应的第一总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得对应的第一总和，将对应的该第一总和的符号位固定不变，非符号位做右移位运算以获得对应的该级调制器的输出值。
10.根据权利要求9所述的运算方法，其特征在于，在所述步骤S3中还包括：判断第n-1级调制器的输出值与对应的反馈量的符号位，若符号位相同，则进行按位相减运算并确定符号位，再延迟一个周期以获得第二差值，若符号位不同，则确定符号位并进行按位相加运算，再延迟一个周期以获得第二差值；判断该第二差值与该第二差值的上一周期的值的符号位，若符号位相同，则进行按位相加运算，再延迟一个周期以获得第二总和，若符号位不同，则确定符号位并进行按位相减运算，再延迟一个周期以获得第二总和。
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