CN103916140B - 卷积交织/解交织的实现方法及装置 - Google Patents

Abstract

本发明提出了一种提高总线效率和降低DDR带宽的卷积交织/解交织实现方法和装置，其至少包括：根据发送/接收系统交织传输速率计算出DDR最小占用带宽；根据卷积交织参数计算出最小占用带宽时所需DDR存储空间；根据DDR参数、AXI总线参数、交织参数计算出数据整形存储器参数以及产生Local地址、AXI总线连读或连写长度范围；根据产生的数据整形存储器参数,local地址规则，转换到AXI总线地址，完成和DDR的数据交互；该方法以降低DDR带宽和提高总线效率为优先考量，对存储规则和读写地址进行特殊设计，使得将交织对DDR带宽的占用最小化，同时大幅提高总线的读写效率。

Description

卷积交织/解交织的实现方法及装置

技术领域

本发明涉及一种提高总线效率和降低DDR带宽的卷积交织/解交织的实现方法及装置。

背景技术

卷积交织具有打散突发错误的功能，被广泛地应用在通信系统中，可以提高整个系统的性能，降低译码门限。但是，在传统的用SRAM或SDR SDRAM资源实现卷积交织功能时，文中将用SDRAM来描述SDR SDRAM，往往重点考虑其存储空间大小。而当卷积交织功能在SOC系统中实现时，其存储载体为DDR1/2/3，且通过AXI总线与其交互，此时，存储空间的大小并不重要，而占用的带宽和总线效率显得尤为重要。

卷积交织/解交织图案如图3所示，交织/解交织对的总时延为符号。用SRAM或SDRAM资源实现卷积交织功能，通常以存储空间最小化为M×(B-1)×B目标，完成解交织功能，所需存储空间大小为比特，且片内无须增加额外的存储资源。当卷积交织/解交织功能在SOC系统中实现时，其存储载体为DDR1/2/3，且通过AXI总线与其交互，此时，存储空间的大小并不重要，而占用的带宽和总线效率显得尤为重要，这时，如果仍采用现有技术的读写地址和存放方式，每次操作只有W个比特有效，大大浪费了DDR带宽；且操作地址不连续，不能进行较长Burst的连读连写，总线效率很低。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提高总线效率和降低DDR带宽的卷积交织/解交织实现方法。

为实现上述目的及其他相关目的，本发明提供一种卷积交织/解交织的实现方法，其至少包括：1)根据发送/接收系统交织传输速率计算出DDR最小占用带宽；2）根据卷积交织参数及DDR参数计算出提高总线效率时所需占用DDR存储空间；3）根据卷积交织参数及DDR参数计算产生Local地址；4）根据卷积交织参数、DDR参数及总线参数计算产生AXI总线连读或连写长度范围；5）根据卷积交织参数、DDR参数及AXI总线连读/连写操作参数计算出最小占用带宽时及满足总线连读、连写时所需数据整形存储器参数；6）根据产生的数据整形存储器参数,Local地址，以及选取连读或连写长度，将Local地址转换到AXI总线地址，完成和DDR的数据交互，实现交织功能。

所述计算产生Local地址中的单位地址对应位宽为mu的数据，k为大于等于1的整数，地址深度为：

其中N取满足条件的任意整数值；在实际系统中M>N，为了便于实现，取N=M，地址深度取

所述计算产生Local地址是根据DDR参数以及交织参数按等差数列的规则产生。

所述计算产生Local地址在实现AXI总线长连读方式下按照如下等差数列的规则产生，下一个写地址为上一个写地址加上一个固定增量并进行模depth计算求得，其中固定增量为而下一个读地址为上一个读地址加1并进行模depth计算求得，因此实现长连读功能，初始读地址与初始写地址间隔为

所述计算产生Local地址在实现AXI总线长连写方式下按照如下等差数列的规则产生，下一个读地址为上一个读地址加上一个固定增量并进行模depth计算求得，其中固定增量为而下一个写地址为上一个写地址加1并进行模depth计算求得，因此实现长连写功能，读地址与初始写地址间隔为

所述计算产生Local地址可实施计数并根据DDR参数以及交织参数进行加减法、乘除法、向下取整数、取模运算求得。

所述计算产生Local地址在实现AXI总线长连读方式下可以按照如下公式进行计算：

k为大于1的整数

count(n)=count(n-1)+1;

count(n)=count(n)%depth;%表示取模

表示向下取整，

所述计算产生Local地址在实现AXI总线长连写方式下可以按照如下公式进行计算：

k为大于1的整数

count(n)=count(n-1)+1;

count(n)=count(n)%depth;%表示取模

wraddr(n)=count(n)

所述在实现AXI总线长连读方式下，AXI总线连写长度为固定值其中而连读长度范围包括：

所述的卷积交织/解交织的实现方法，其在实现AXI总线长连写方式下，AXI总线连读长度为固定值，其中而连写长度范围包括：

最小占用带宽时所需数据整形存储器参数在长连读方式下由如下方式产生，写通道乒乓buffer的单个位宽为mu×W即k×W_DDR×B_L ^DDR，而深度为交织宽度B；读通道乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度取交织宽度B和中的较大值。

最小占用带宽时所需数据整形存储器参数在长连写方式下由如下方式产生，读通道乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度为交织宽度B；写通道乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度取交织宽度B和中的较大值。

所述数据整形存储器实现了DDR占用带宽最小化,Local地址规则和数据整形存储器共同实现了AXI总线读写效率的提升。

所述所需DDR存储空间的确定为一种存储空间扩展方法，其将卷积交织存储空间进行扩展，以实现长连读或长连写的条件以提高AXI总线效率。

将所需DDR存储空间大小由比特扩展为(M×(B-1)+N)×B×W比特，N取满足条件的任意整数值；在实际系统中通常M>N，为了便于实现，取N=M，存储空间可扩展为(M×B)×B×W比特。

该方法略去步骤2和步骤3，则实现DDR/SDRAM最小占用带宽和DDR系统总线效率的提升，其总线效率提升量由中的参数k决定，所需/SDRAM存储空间大小为比特。

该方法略去步骤2和步骤3，则实现DDR/SDRAM最小占用带宽和DDR系统总线效率的提升，此时所需数据整形存储器参数中读写通道乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度均为交织宽度B。

该方法略去步骤2和步骤3，则实现DDR/SDRAM最小占用带宽和DDR系统总线效率的提升，此时AXI总线连写长度为固定值AXI总线连读长度为固定值

一种卷积交织/解交织的实现装置，该装置包括：

特定设计的Local地址产生单元，其产生给AXI Master的Local读写控制及读写地址；

数据整形单元，其包括读写2个通道的乒乓buffer,地址产生单元，控制单元，对写通道和读通道数据进行存储，调整数据顺序，串转并或并转串；以及，

AXI Master，将特定设计的Local控制/地址产生单元产生的Local命令和地址翻译成AXI总线命令/地址后传递给DDR controller，并实现AXI总线的连读和/或连写功能、DDR controller及DDR，其完成交织/解交织数据的存储。

所述的卷积交织/解交织的实现装置，其所述特定设计的Local地址产生单元产生将对DDR进行访问读写的Local命令和地址，由AXI master翻译成总线命令/地址后传递给DDR controller后访问DDR存储空间，实现交织功能。

所述的卷积交织/解交织的实现装置，其所述特定设计的Local地址产生单元其单位地址对应位宽为mu的数据地址深度为其中，N取满足条件的任意整数值；在实际系统中M>N，为了便于实现，取N=M，地址深度可取

所述的卷积交织/解交织的实现装置，其所述特定设计的Local地址产生单元所产生的Local地址是根据DDR参数以及交织参数按等差数列的规则产生。

所述的卷积交织/解交织的实现装置，其所述特定设计的Local地址产生单元所产生的Local地址通过实施计数并根据DDR参数以及交织参数进行加减法、乘除法、向下取整数、取模运算求得。

所述的卷积交织/解交织的实现装置，其所述数据整形单元实现了DDR占用带宽最小化,特定设计的Local地址产生单元实现了AXI总线效率的提升。

所述的卷积交织/解交织的实现装置，其所述乒乓buffer包括一对写通道数据乒乓buffer和一对读通道数据乒乓buffer，写通道数据乒乓buffer用于将交织输入数据进行重排序，将多个数据一次性通过AXI总线发出给DDR，降低DDR占用带宽；读通道数据乒乓buffer将从AXI总线Burst读回的多笔数据进行重排序并按照输入符号速率输出给后级模块。

所述的卷积交织/解交织的实现装置，其所述AXI Master在实现AXI总线长连读方式下，AXI总线连写长度为固定值其中而连读长度范围包括：

所述的卷积交织/解交织的实现装置，其所述AXI Master在实现AXI总线长连写方式下，AXI总线连读长度为固定值其中而连写长度范围包括：

所述的卷积交织/解交织的实现装置，其所述DDR存储空间大小由比特扩展为(M×(B-1)+N)×B×W比特，N取满足条件的任意整数值；在实际系统中M>N，为了便于实现，取N=M，存储空间可扩展为(M×B)×B×W比特。

所述的卷积交织/解交织的实现装置，其数据整形单元中的写通道数据乒乓buffer在长连读方式下的单个位宽为k×W_DDR×B_L ^DDR，而深度为交织宽度B。读通道数据乒乓buffer在长连读方式下的单个位宽为k×W_DDR×B_L ^DDR，而深度取交织宽度B和中的较大值。

所述的卷积交织/解交织的实现装置，其数据整形单元中的读通道数据乒乓buffer在长连写方式下的单个位宽为k×W_DDR×B_L ^DDR，而深度为交织宽度B。写通道数据乒乓buffer在长连写方式下的单个位宽为k×W_DDR×B_L ^DDR，而深度取交织宽度B和中的较大值。

所述的卷积交织/解交织的实现装置，该装置略去特定设计的Local地址产生单元，仅包括数据整形单元，其包括读写2个通道的数据乒乓buffer,地址产生单元，控制单元，对写通道和读通道数据进行存储，调整数据顺序，串转并或并转串；以及，AXI Master,DDR controller及DDR；或者数据整形单元，SDRAM controller及SDRAM。

所述的卷积交织/解交织的实现装置，该装置实现DDR/SDRAM最小占用带宽和DDR系统总线效率的提升，总线效率提升量由中的参数k决定，所需DDR/SDRAM存储空间大小为比特。

所述的卷积交织/解交织的实现装置，其所需数据整形存储单元中的读写通道数据乒乓buffer的单个位宽均为k×W_DDR×B_L ^DDR，而深度均为交织宽度B。

所述的卷积交织/解交织的实现装置，其所述AXI Master实现的AXI总线连写长度为固定值AXI总线连读长度也为固定值

如上所述，本发明的卷积交织/解交织的实现方法及装置，具有以下有益效果：本发明提出了一种提高总线效率和降低DDR带宽的卷积交织/解交织实现方法和装置，该方法以降低DDR带宽和提高总线效率为优先考量，对存储规则和读写地址进行特殊设计，使得将交织对DDR带宽的占用最小化，同时大大提高总线的读写效率。

附图说明

图1显示为本发明的卷积交织/解交织的实现方法的流程示意图。

图2显示为本发明卷积交织/解交织的实现方法的地址合并的示意图。

图3为子矩阵中出现双对角或三对角，可采用的等效化解的单位循环移位阵示意图。

图4为AXI写通道接口示意框图。

图5为AXI读通道接口简要示意框图。

图6为本发明的卷积交织/解交织的实现装置的数据交互示意图。

图7为本发明的数据乒乓buffer单个结构示意图(以写通道buffer为例)。

图8显示为本发明的省略Local地址计算的实现装置的流程示意图。

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。

请参阅图1至图8。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

首先定义如下变量，变量B表示交织宽度（支路数目），变量M表示交织深度（延迟缓存器尺寸），每个待交织/解交织符号的位宽为W。设DDR颗粒的位宽为W_DDR，最小burst_length为B_L ^DDR，AXI总线位宽为W_AXI。

本发明如下将阐述在soc系统的构架中实现解交织功能,以提高总线效率和降低DDR带宽。

简述之，本发明具体包含以下方法：

1）根据发送/接收系统交织传输速率计算出DDR最小占用带宽。

假设传输符号率为f_s,每个待交织/解交织符号的位宽为W，则最小占用带宽为2f_s×W，乘以2的原因是因为含有读和写操作。

2）根据卷积交织参数计算出最小占用带宽时所需占用DDR存储空间，

3）根据卷积交织参数及DDR参数经过数学计算产生Local地址；

4）根据卷积交织参数、DDR参数及总线参数计算产生AXI总线连读或连写长度范围；

5）根据卷积交织参数及DDR参数及AXI总线连续操作参数计算出最小占用带宽时所需数据整形存储器参数；

6)根据产生的数据整形存储器参数,Local地址，以及选取连读或连写长度，将Local地址转换到AXI总线地址，完成和DDR的数据交互，实现交织功能。

本发明实现装置包括如下模块，具体如图1所示：

一种交织/解交织实现装置，该装置至少包括特定设计的Local地址/控制产生单元，数据整形单元，AXI Master，Matrix(可选)，DDR controller及DDR。

所述特定设计的Local地址/控制产生单元，用以产生给AXI Master的local读写控制及读写地址，即，该单元产生对DDR进行读写的Local命令和地址，由AXI master翻译成总线命令/地址后传递给DDR controller。所述数据整形单元，包括乒乓buffer、地址产生单元、控制单元；该单元对数据进行存储，调整数据顺序，并进行串转并或并转串。所述乒乓buffer包括一对写通道数据乒乓buffer和一对读通道数据乒乓buffer,写通道数据buffer用于将交织输入数据进行重排序，以便将多个数据一次性通过AXI总线发出给DDR，降低DDR占用带宽。读通道数据buffer将从AXI总线Burst读回的多笔数据进行重排序并按照输入符号速率输出给后级模块。所述AXImaster将特定设计的Local控制/地址产生单元产生的Local命令和地址翻译成AXI总线命令/地址后传递给DDR controller，同时实现AXI总线的连读和/或连写功能。所述DDR完成交织/解交织数据的存储。

下面具体介绍根据DDR参数W_DDR，B_L ^DDR，均衡后符号位宽W及W_AXI，如何通过扩展存储空间，数据整形及特定规则的Local地址产生，来最小化占用DDR带宽和提高总线效率。为了便于描述，令变量其中k为大于1的整数，k越大，则整形单元存储空间位宽需求增加k倍，但总线效率可以提升k倍。

首先，将存储空间扩展，把存储消耗由原三角状变为方块，如图2所示，令的任意整数值，则可将存储空间扩展后为(M×(B-1)+N)×B×W比特,为便于地址规律提取，在实际系统中通常M>N，可扩展为(M×B)×B×W比特。

将存储空间扩展后，便可提取规律，设计Local读写地址规则，通过特定的地址设计，可以使得满足交织速率且的同时实现长Burst连读或者连写，提高总线效率。在实际的应用中，AXI总线往往更在意的是读的效率，所以实现长Burst连读对于提高总线效率更有意义，下面先介绍长连读的地址设计，之后再介绍长连写的地址设计。

由于存储空间设计为(M×B)×B×W比特，其中在Local地址上认为深度为每个地址存储个比特，当k取最小值1时，对应DDR的最小Burst长度传输比特，以达到占用带宽最小。我们可以采用2种方法来计算Local地址。方法一是按照等差数列的规则且进行模depth计算产生，下一个写地址为上一个写地址加上一个固定增量并进行模depth计算求得，其中固定增量为而下一个读地址为上一个读地址加1并进行模depth计算求得，因此实现连读功能。初始读地址与初始写地址间隔为如下数学表达式

wraddr(0)=0;

rdaddr(n)=rdaddr(n-1)+1;n>0

所述计算产生Local地址也可通过方法二实施计数并根据DDR参数以及交织参数进行加减法、乘除法、向下取整数、取模运算求得。可按照如下公式进行计算：

count(n)=count(n-1)+1;

count(n)=count(n)%depth;%表示取模

表示向下取整。

由于读地址连续，因此可以发长Burst连读。

为将要解交织的数据计数器进行模M×B×B计数，设count从0开始计数，以0－M×B×B-1为循环。注意，处于0支路上的数据其对应count必需要是{0,B,2B,…}这样的数，即模B后的值是0，如果不满足，则表示发生了异常，则将count复位以保证后续操作的正确。

按如下规则产生后，在实现AXI总线长连读方式下，AXI总线连写长度为固定值其中当k越大，则总线连写长度越大，总线效率越高；而连读长度范围包括：AXI总线向DDR读出数据时，可选择范围内的任意值，值越大总线效率越高。

上述介绍的是长连读的情况，下面继续介绍长连写的地址产生规则：

在实现AXI总线连写方式下，方法一是按照等差数列的规则且进行模depth计算产生，下一个读地址为上一个读地址加上一个固定增量并进行模depth计算求得，其中固定增量为而下一个写地址为上一个写地址加1并进行模depth计算求得，因此实现连读功能。初始读地址与初始写地址间隔为

如下数学表达式

wraddr(0)=0;

wraddr(n)=wraddr(n-1)+1;n>0

所述计算产生Local地址也可通过方法二实施计数并根据DDR参数以及交织参数进行加减法、乘除法、向下取整数、取模等算求得。可按照如下公式进行计算：

count(n)=count(n-1)+1;

count(n)=count(n)%depth;%表示取模

wraddr(n)=count(n)

表示向下取整。

由于写地址连续，因此可以发长Burst连写。

无论是长连写或者长连读方式，其地址产生形式做些许变化，比如读写地址均加上等同的地址偏移量，或者将Local存储空间做其他排布，比如调换地址空间，从而公式也将进行相应的变化，但只要满足本发明阐述的思想，都在该专利保护范围内。

按如下规则产生后，在实现AXI总线长连写方式下，AXI总线连读长度为固定值其中当k越大，则总线连读长度越大，总线效率越高；而连写长度范围包括：AXI总线向DDR写入数据时，可选择连写范围内的任意值，值越大总线效率越高。

下面介绍数据整形单元的功能，其包括读写2个通道的乒乓buffer,地址产生单元，控制单元，对写通道和读通道数据进行存储，调整数据顺序，串转并或并转串。所述乒乓buffer一共有2对，包括一对写通道数据乒乓buffer和一对读通道数据乒乓buffer,写通道数据乒乓buffer用于将交织输入数据进行重排序，以便将多个数据一次性通过AXI总线发出给DDR，降低DDR占用带宽。读通道数据乒乓buffer将从AXI总线Burst读回的多笔数据进行重排序并按照输入符号速率输出给后级模块。

写通道的一对乒乓buffer和读通道的一对乒乓buffer的宽度均为mu×W即k×W_DDR×B_L ^DDR，如图7所示，图中每格表示一个W比特的存储单元，逐次按列按位使能写入后，按行一起读出，实现串转并的功能。同时数据整形单元通过控制读通道数据乒乓buffer将从DDR读回的数据缓存及整形，逐次按行写入，按列一个一个读出，实现并转串的功能，按照系统发送的顺序将交织/解交织后的数据传给后级模块。在发写命令时，按Burst_AXI_wr长度发给AXI总线进行DDR的写入操作。在发读命令时，按Burst_AXI_rd长度发给AXI总线进行DDR的读出操作。其中，若Burst_AXI_wr和Burst_AXI_rd超过AXI总线最长Burst长度时，可通过outstanding的方式分解为若干个command发出，比如每个command发Burst_AXI_rd_single个长度，一共发N个command,Burst_AXI_rd=N×Burst_AXI_rd_single,其值不可超过

在长连读方式下，所需写通道数据乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度为交织宽度B。读通道数据乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度取交织宽度B和中的较大值。

在长连写方式下，所需读通道数据乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度为交织宽度B。写通道数据乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度取交织宽度B和中的较大值。

本发明阐述的数据整形存储空间设计为典型设计，任何仅稍微的增加和减少存储需求，在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

写通道和读通道接口及数据交互可由如图4和5描述。通过数据整形单元，实现了DDR占用带宽最小化,因为每次写入或者读出的数据量最小值为k×W_DDR×B_L ^DDR比特，即使k取1时也达到了W_DDR×B_L ^DDR比特。

经数据整形单元及Local地址/控制产生单元，AXI master将Local地址及命令转换成AXI总线地址及命令，向AXI总线传送读写命令、读写地址和数据。其中Burst_AXI_wr为每笔AXI总线写命令的Burst长度，Burst_AXI_rd为每笔AXI总线读命令的Burst长度。当Burst_AXI_wr和Burst_AXI_rd选取值较大时，超过AXI总线最长Burst长度时，可分解为多笔长度。比如Burst_AXI_rd＝52，若AXI总线最长Burst长度为16，则可分解为16，16，16，4，通过outstanding的方式发出。

从DDR读回的数据重新进入整形单元进行读通道缓存及重排序，一方面利用乒乓buffer来对抗读命令发出到收到数据的延迟，一方面将数据进行重排序输出给后级模块。

在某些使用DDR1/2/3的系统中，如果对总线效率的要求不是特别高，或者在SDRAM的系统中，试图降低功耗，则可以略去实现方法中的步骤2和步骤3，即略去装置中的特定设计的Local地址产生单元，仅包括数据整形单元，其包括读写2个通道的乒乓buffer,地址产生单元，控制单元，对写通道和读通道数据进行存储，调整数据顺序，串转并或并转串；以及，AXI Master,DDR controller及DDR；或者数据整形单元，SDRAM controller及SDRAM。如图8中所示装置。此时可实现DDR/SDRAM带宽占用最小化及DDR系统总线效率的 提升，其提升量由中的参数k决定。此时所需访问的DDR/SDRAM存储空间大小和已有技术相同，所需DDR/SDRAM存储空间大小由比特。所需数据整形存储器参数中读写通道乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度均为交织宽度B。AXI总线连写长度为固定值AXI总线边读长度也为固定值

下面举例说明：

首先对数据整形和Local地址产生规则进行举例说明。

若交织参数B=4，M＝4，W=16,W_DDR×B_L ^DDR=64,k取1，于是假设输入为0,1,2,3,4,…..按卷积交织规则，则交织后输出为

0,x,x,x,4,x,x,x,8,x,x,x,12,x,x,x,16,1,x,x,20,5,x,x,24,9,x,x,28,13,x,x,32,17,2,x,36,21,6,x,40,25,10,x,44,29,14,x,48,33,18,3,52,37,22,7,56,41,26,11,60,45,30,15,…..

解交织时，分别阐述实现DDR最小带宽时且实现AXI总线长Burst连读或者长Burst连写的不同的设计。

先用数据整形单元对输入数据进行缓存和整形，给AXI Burst长度不可超过否则会将还未读出的正确的数覆盖从而错误。具体设计时，Burst长度跟缓存buffer的大小相关，buffer深度必须大于等于B，若增加buffer的深度，可以进一步加大Burst长度，但不可超过通常以实际的应用需求来综合决定Burst_AXI及buffer深度。设buffer深度为B，设AXI总线位宽为W_AXI，则Burst_AXI可设计为，假设W_AXI＝64，在此例中Burst_AXI为4。

首先用深度为B，宽度为mu×W的buffer将输入数据进行缓存及整形，下表中每格表示一个W比特的存储单元，逐次按列按位使能写入后，按行读出，

DDR的存储空间需求为(M×B)×B即一共64个位宽为W比特的单元，由于mu=4，下表中同一行的4列占满DDR最小burst长度对应的传输比特数，这里在Local地址上做为同一个地址处理，每一地址对应位宽为mu×W比特。

假设实现AXI总线的长连读，则按如下操作执行：从整形buffer中读出一行数据，按Burst_AXI_wr=1发给AXI总线进行DDR的写入操作，写入到DDR内部的某个地址。读时按burst长度发给AXI总线进行DDR的读出操作。Burst_AXI_rd不可超过否则数据会出错,在此例中Burst_AXI_rd为4。即下表中的rd_1st直到rd_4th做为一次Burst_AXI_rd=4的连读发给DDR。

1发写命令，Burst_AXI_wr=1，写入地址Addr0，写入值为0,4,8,12。

发写命令，Burst_AXI_wr=1，写入地址Addr13，写入值为XXXX。

发写命令，Burst_AXI_wr=1，写入地址Addr10，写入值为XXXX。

发写命令，Burst_AXI_wr=1，写入地址Addr7，写入值为XXXX。

2发读命令，Burst_AXI_rd=4,读出地址为Addr4,Addr5,Addr6,Addr7,读出值为Xxxx;xxxx;xxxx;xxxx;

3发写命令，Burst_AXI_wr=1，写入地址Addr4，写入值为16,20,24,28。

发写命令，Burst_AXI_wr=1，写入地址Addr1，写入值为1,5,9,13。

发写命令，Burst_AXI_wr=1，写入地址Addr14，写入值为XXXX。

发写命令，Burst_AXI_wr=1，写入地址Addr11，写入值为XXXX。

4发读命令，Burst_AXI_rd=4,读出地址为Addr8,Addr9,Addr10,Addr11,读出值为Xxxx;xxxx;xxxx;xxxx;

5发写命令，Burst_AXI_wr=1，写入地址Addr8，写入值为32,36,40,44。

发写命令，Burst_AXI_wr=1，写入地址Addr5，写入值为17,21,25,29。

发写命令，Burst_AXI_wr=1，写入地址Addr2，写入值为2,6,10,14。

发写命令，Burst_AXI_wr=1，写入地址Addr15，写入值为XXXX。

6发读命令，Burst_AXI_rd=4,读出地址为Addr12,Addr13,Addr14,Addr15,读出值为Xxxx;xxxx;xxxx;xxxx;

5发写命令，Burst_AXI_wr=1，写入地址Addr12，写入值为48,52,56,60。

发写命令，Burst_AXI_wr=1，写入地址Addr9，写入值为33,37,41,45。

发写命令，Burst_AXI_wr=1，写入地址Addr6，写入值为18,22,26,30。

发写命令，Burst_AXI_wr=1，写入地址Addr3，写入值为3,7,11,15。

6发读命令，Burst_AXI_rd=4,读出地址为Addr0,Addr1,Addr2,Addr3,读出值为0,4,8,12;1,5,9,13;2,6,10,14;3,7,11,15;

如此下去。

同理，假设实现AXI总线的长连写，则按如下操作执行

下表中的Wr_1st直到Wr_4th做为一次Burst_AXI_wr=4的连写发给DDR。

读入操作每次Burst_AXI_rd=1,按照特定设计的地址规律设计出读地址，并通过AXI总线从DDR中读出数据。

读写命令交错发出，如下面描述：

1发写命令，Burst_AXI_wr=4,将0,4,8,12;x,x,x,x;x,x,x,x;x,x,x,x写入地址Addr0，Addr1，Addr2,Addr3。

2发读命令，Burst_AXI_rd=1，读出地址Addr4，读出值为XXXX。

发读命令，Burst_AXI_rd=1，读出地址Addr9，读出值为XXXX。

发读命令，Burst_AXI_rd=1，读出地址Addr14，读出值为XXXX。

发读命令，Burst_AXI_rd=1，读出地址Addr3，读出值为XXXX。

3发写命令，Burst_AXI_wr=4,将16,20,24,28;1,5,9,13;x,x,x,x;x,x,x,x写入地址Addr4，Addr5，Addr6,Addr7。

4发读命令，Burst_AXI_rd=1，读出地址Addr8，读出值为XXXX。

发读命令，Burst_AXI_rd=1，读出地址Addr13，读出值为XXXX。

发读命令，Burst_AXI_rd=1，读出地址Addr2，读出值为XXXX。

发读命令，Burst_AXI_rd=1，读出地址Addr7，读出值为XXXX。

5发写命令，Burst_AXI_wr=4,将32,17,2,x;36,21,6,x;40,25,10,x;44,29,14,x写入地址Addr8，Addr9，Addr10,Addr11。

6发读命令，Burst_AXI_rd=1，读出地址Addr12，读出值为XXXX。

发读命令，Burst_AXI_rd=1，读出地址Addr1，读出值为XXXX。

发读命令，Burst_AXI_rd=1，读出地址Addr6，读出值为XXXX。

发读命令，Burst_AXI_rd=1，读出地址Addr11，读出值为XXXX。

7发写命令，Burst_AXI_wr=4,将48,33,18,3;52,37,22,7;56,41,26,11;60,45,30,15写入地址Addr12，Addr13，Addr14,Addr15。

8发读命令，Burst_AXI_rd=1，读出地址Addr0，读出值为0,4,8,12。

发读命令，Burst_AXI_rd=1，读出地址Addr5，读出值为1,5,9,13。

发读命令，Burst_AXI_rd=1，读出地址Addr10，读出值为2,6,10,14。

发读命令，Burst_AXI_rd=1，读出地址Addr15，读出值为3,7,11,15。

如此下去

无论是按连读还是连写的方式，最后读回的数据进入整形单元进行缓存和整形，一方面利用乒乓buffer来对抗读命令发出到收到数据的延迟，一方面将数据进行重排序输出给后级模块。如下表所示，按行写入，按列读出。

下面具体介绍该发明在实际系统中的应用：

实施例1：用soc芯片实现中国地面数字电视传输标准系统里的卷积解交织，其传输符号率f_s为7.56M/s，其采用基于星座符号的卷积交织编码。在接收机，实现的是解交织功能，交织参数M=240/720，B=52，经信道均衡后每个待交织/解交织符号的位宽为W=16；假设W_DDR=16，B_L ^DDR=8。

首先，说明在传统设计下的带宽占用和总线利用率：传统地址产生规则，读写地址不连续，且每次访问占用位宽仅有1/8有效，极大浪费了带宽，占用DDR带宽为2W_DDR×B_L ^DDR×f_s/8=241.92M byte/s，而且不能连读或者连写，总线效率低。而采用本发明的设计后，占用带宽仅为2f_s×W=30.24Mbyte/s。

其中数据整形单元实现如下：设计写通道为了将数据拼成连续的128bit，需要将数据做缓存，缓存的大小根据所需要的B_L ^DDR长度来定。数据拼接成128bit输出，即AXI每笔写命令Burst_AXI_wr为2，需要的缓存buffer深度为52x8x2byte。对于写命令的相应延时要求为一次乒乓buffer的读取需要52个command，对应于另一个buffer写数据的时间buffer深度为52x8x2byte为52x8x2/7.56x2=55us。写入时按照7.56x2M Byte/s的固定速率写入数据。设计读通道采用乒乓buffer来缓存数据，读通道每个command可以发出Burst_AXI_rd为104的读请求，可以一次发出7个command为一组，前6个command中Burst_AXI_rd_single长度为16，最后1个command中Burst_AXI_rd_single长度为8，所以对于读通道的缓存来说，当一个乒乓buffer为空时发出一组command，由此需要存储52x8x2byte。由于DTMB读取时按照7.56x2M Byte/s的固定速率读出数据，所以DTMB AXI总线对于读操作的Latency的容限为52x8x2/7.56x2M=55us。如上所述，则读写总带宽为7.56Mx2x2=30.24M byte/s。DDR占用空间的需求为2x16M bit。可开辟DDR的任意一块连续的32Mbit的空间。

Local地址产生规则参照说明书，这里不再赘述。

数据流程可参考图6：如图所描述t(n+1)-t(n)=52x8x2/7.56x2=55us，为均匀时间片。

从t1时刻开始，

以7.56x2M Byte/s的固定速率向writebufferA写数据（按列写入）

t2时刻

Write buffer A被写满。向DDR发送write1命令，包含时钟从clk切换为aclk后从buffer A读取要发送的wdata（按行读出）。

以7.56x2M Byte/s的固定速率向buffer B写数据。

t3时刻

Write buffer B被写满。向DDR发送write2命令

向DDR controller发送读read1命令,读回的数据写入read buffer C(按行写入)

t4时刻

Write buffer A被写满。向DDR发送write3命令

Read buffer C被写满。切换时钟为lclk本地时钟域后，以7.56x2M Byte/s的固定速率从buffer C读数据（按列读出）。

向DDR controller发送read2命令，读回的数据写入read buffer D。

t5时刻依此类推，不再赘述。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (34)

1.一种卷积交织/解交织的实现方法，其特征在于，至少包括：

步骤1)根据发送/接收系统交织传输速率计算出DDR最小占用带宽；

步骤2)根据卷积交织参数及DDR参数计算出提高总线效率时所需占用DDR存储空间；

步骤3)根据卷积交织参数及DDR参数计算产生Local地址；

步骤4)根据卷积交织参数、DDR参数及总线参数计算产生AXI总线连读或连写长度范围；

步骤5)根据卷积交织参数、DDR参数及AXI总线连读/连写操作参数计算出最小占用带宽时及满足总线连读、连写时所需数据整形存储器参数；

步骤6)根据产生的数据整形存储器参数、Local地址、以及选取连读或连写长度，将Local地址转换到AXI总线地址，完成和DDR的数据交互，实现交织功能。

2.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于：所述计算产生Local地址中的单位地址对应位宽为mu的数据，，

k为大于等于1的整数，地址深度为：，

其中，，

N取满足条件的任意整数值；在实际系统中M＞N，可取

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；M为交织深度；B为交织宽度。

3.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于：所述计算产生Local地址是根据DDR参数以及交织参数按等差数列的规则产生。

4.如权利要求2所述的卷积交织/解交织的实现方法，其特征在于：所述计算产生Local地址在实现AXI总线长连读方式下按照如下等差数列的规则产生，下一个写地址为上一个写地址加上一个固定增量并进行模depth计算求得，其中固定增量为而下一个读地址为上一个读地址加1并进行模depth计算求得，因此实现长连读功能，初始读地址与初始写地址间隔为

5.如权利要求2所述的卷积交织/解交织的实现方法，其特征在于：所述计算产生Local地址在实现AXI总线长连写方式下按照如下等差数列的规则产生，下一个读地址为上一个读地址加上一个固定增量并进行模depth计算求得，其中固定增量为而下一个写地址为上一个写地址加1并进行模depth计算求得，因此实现长连写功能，初始读地址与初始写地址间隔为

6.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于：所述计算产生Local地址可实施计数并根据DDR参数以及交织参数进行加减法、乘除法、向下取整数、取模运算求得。

7.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于：所述计算产生Local地址在实现AXI总线长连读方式下可以按照如下公式进行计算：

k为大于1的整数，

$depth=\frac{M\×B\×B}{mu},$

count(n)＝[count(n-1)+1]％depth；％表示取模，

，

表示向下取整，

rdaddr(n)＝(count(n)+B)％depth，

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；M为交织深度；

B为交织宽，

wraddr(n)表示写地址公式；rdaddr(n)表示读地址公式；count(n)表示运算器公式。

8.如权利要求2所述的卷积交织/解交织的实现方法，其特征在于：所述计算产生Local地址在实现AXI总线长连写方式下可以按照如下公式进行计算：

k为大于1的整数，

$depth=\frac{M\×B\×B}{mu},$

count(n)＝[count(n-1)+1]％depth；％表示取模，

wraddr(n)＝count(n)，

，

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；M为交织深度；B为交织宽，

wraddr(n)表示写地址公式；rdaddr(n)表示读地址公式；count(n)表示运算器公式。

9.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于，在实现AXI总线长连读方式下，AXI总线连写长度为固定值，，

其中，而连读长度范围包括：

$\frac{M\×B\×W}{W_{AXI}}\≥{\mathrm{Burst}}_{AXI-}rd\≥{\mathrm{Burst}}_{AXI-}wr,$

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；k为大于1的整数，W_AXI为AXI总线位宽；M为交织深度；B为交织宽；

Burst_AXI_rd为AXI总线一次连续读出长度；

Burst_AXI_wr为AXI总线一次连续写入长度。

10.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于，在实现AXI总线长连写方式下，AXI总线连读长度为固定值，

${\mathrm{Burst}}_{AXI-}rd=\frac{mu\×W}{W_{AXI}}$ ，

其中，而连写长度范围包括：

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；k为大于1的整数，W_AXI为AXI总线位宽；M为交织深度；B为交织宽；

Burst_AXI_rd为AXI总线一次连续读出长度；

Burst_AXI_wr为AXI总线一次连续写入长度。

11.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于，最小占用带宽时所需数据整形存储器参数在长连读方式下由如下方式产生，写通道乒乓buffer的单个位宽为mu×W即k×W_DDR×B_L ^DDR，而深度为交织宽度B；读通道乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度取交织宽度B和中的较大值，

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；

W_AXI为AXI总线位宽；Burst_AXI_rd为AXI总线一次连续读出长度，k为大于1的整数。

12.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于最小占用带宽时所需数据整形存储器参数在长连写方式下由如下方式产生，读通道乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度为交织宽度B；写通道乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度取交织宽度B和中的较大值，

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W_AXI为AXI总线位宽；M为交织深度；

Burst_AXI_wr为AXI总线一次连续写入长度，k为大于1的整数。

13.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于，所述数据整形存储器实现了DDR占用带宽最小化,Local地址规则和数据整形存储器共同实现了AXI总线读写效率的提升。

14.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于，所述所需DDR存储空间的确定为一种存储空间扩展方法，其将卷积交织存储空间进行扩展，以实现长连读或长连写的条件以提高AXI总线效率。

15.如权利要求14所述的卷积交织/解交织的实现方法，其特征在于，将所需DDR存储空间大小由比特扩展为(M×B)×B×W比特，其中，W为一个待交织和解交织符号的位宽；M为交织深度；B为交织宽。

16.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于：该方法略去步骤2)和步骤3)，则实现DDR/SDRAM最小占用带宽和DDR系统总线效率的提升，

其总线效率提升量由

中的参数k决定，所需DDR/SDRAM存储空间大小为

比特,其中，

W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；M为交织深度；B为交织宽，k为大于1的整数。

17.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于：该方法略去步骤2)和步骤3)，则实现DDR/SDRAM最小占用带宽和DDR系统总线效率的提升，此时所需数据整形存储器参数中读写通道乒乓buffer的单个位宽为k×W_DDR×B_L ^DDR，而深度均为交织宽度B,

其中,k为大于等于1的整数，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度。

18.如权利要求1所述的卷积交织/解交织的实现方法，其特征在于：该方法略去步骤2)和步骤3)，则实现DDR/SDRAM最小占用带宽和DDR系统总线效率的提升，此时AXI总线连写长度为固定值，

${\mathrm{Burst}}_{AXI-}wr=\frac{mu\×W}{W_{AXI}},$

AXI总线连读长度为固定值，

${\mathrm{Burst}}_{AXI-}rd=\frac{mu\×W}{W_{AXI}},$

其中，k为大于等于1的整数，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；W_AXI为AXI总线位宽。

19.一种卷积交织/解交织的实现装置，其特征在于，该装置包括：

特定设计的Local地址产生单元，其产生给AXI Master的Local读写控制及读写地址；

数据整形单元，其包括读写2个通道的乒乓buffer、地址产生单元、以及控制单元，对写通道和读通道数据进行存储，调整数据顺序，串转并或并转串；以及，

AXI Master，将特定设计的Local控制/地址产生单元产生的Local命令和地址翻译成AXI总线命令/地址后传递给DDR controller，并实现AXI总线的连读和/或连写功能、DDRcontroller及DDR，其完成交织/解交织数据的存储。

20.如权利要求19所述的卷积交织/解交织的实现装置，其特征在于，所述特定设计的Local地址产生单元产生将对DDR进行访问读写的Local命令和地址，由AXI master翻译成总线命令/地址后传递给DDR controller后访问DDR存储空间，实现交织功能。

21.如权利要求19所述的卷积交织/解交织的实现装置，其特征在于，所述特定设计的Local地址产生单元其单位地址对应位宽为mu的数据地址深度为，

其中，N取满足条件的任意整数值；在实际系统中M＞N,可取

其中，k为大于等于1的整数，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；M为交织深度；B为交织宽。

22.如权利要求19所述的卷积交织/解交织的实现装置，其特征在于，所述特定设计的Local地址产生单元所产生的Local地址是根据DDR参数以及交织参数按等差数列的规则产生。

23.如权利要求19所述的卷积交织/解交织的实现装置，其特征在于，所述特定设计的Local地址产生单元所产生的Local地址通过实施计数并根据DDR参数以及交织参数进行加减法、乘除法、向下取整数、取模运算求得。

24.如权利要求19所述的卷积交织/解交织的实现装置，其特征在于，所述数据整形单元实现了DDR占用带宽最小化,特定设计的Local地址产生单元实现了AXI总线效率的提升。

25.如权利要求19所述的卷积交织/解交织的实现装置，其特征在于，所述乒乓buffer包括一对写通道数据乒乓buffer和一对读通道数据乒乓buffer，写通道数据buffer用于将交织输入数据进行重排序，将多个数据一次性通过AXI总线发出给DDR，降低DDR占用带宽；读通道数据buffer将从AXI总线Burst读回的多笔数据进行重排序并按照输入符号速率输出给后级模块。

26.如权利要求19所述的卷积交织/解交织的实现装置，其特征在于，所述AXIMaster在实现AXI总线长连读方式下，AXI总线连写长度为固定值，

${\mathrm{Burst}}_{AXI-}wr=\frac{mu\×W}{W_{AXI}},$

其中，连读长度范围包括：

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；k为大于1的整数，W_AXI为AXI总线位宽；M为交织深度；B为交织宽；

Burst_AXI_rd为AXI总线一次连续读出长度；

Burst_AXI_wr为AXI总线一次连续写入长度。

27.如权利要求19所述的卷积交织/解交织的实现装置，其特征在于，所述AXIMaster在实现AXI总线长连写方式下，AXI总线连读长度为固定值，

${\mathrm{Burst}}_{AXI-}rd=\frac{mu\×W}{W_{AXI}},$

其中，连写长度范围包括：其中,W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；k为大于1的整数，W_AXI为AXI总线位宽；M为交织深度；B为交织宽；

Burst_AXI_wr为AXI总线一次连续写入长度。

28.如权利要求20所述的卷积交织/解交织的实现装置，其特征在于，所述DDR存储空间大小由

比特扩展为(M×B)×B×W比特，其中，W为一个待交织和解交织符号的位宽；M为交织深度；B为交织宽。

29.如权利要求25所述的卷积交织/解交织的实现装置，其特征在于数据整形单元中的写通道乒乓buffer在长连读方式下的单个位宽为k×W_DDR×B_L ^DDR，而深度为交织宽度B，读通道乒乓buffer在长连读方式下的单个位宽为k×W_DDR×B_L ^DDR，而深度取交织宽度B和中的较大值，

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W_AXI为AXI总线位宽；Burst_AXI_rd为AXI总线一次连续读出长度，k为大于1的整数。

30.如权利要求25所述的卷积交织/解交织的实现装置，其特征在于数据整形单元中的读通道乒乓buffer在长连写方式下的单个位宽为k×W_DDR×B_L ^DDR，而深度为交织宽度B，写通道乒乓buffer在长连写方式下的单个位宽为k×W_DDR×B_L ^DDR，而深度取交织宽度B和中的较大值，

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W_AXI为AXI总线位宽；

Burst_AXI_wr为AXI总线一次连续写入长度，k为大于1的整数。

31.如权利要求19所述的卷积交织/解交织的实现装置，其特征在于：该装置略去特定设计的Local地址产生单元，仅包括数据整形单元，该数据整形单元包括读写2个通道的乒乓buffer、地址产生单元、以及控制单元，对写通道和读通道数据进行存储，调整数据顺序，串转并或并转串；以及，AXI Master,DDR controller及DDR；或者数据整形单元，SDRAMcontroller及SDRAM。

32.如权利要求31所述的卷积交织/解交织的实现装置，其特征在于：该装置实现DDR/SDRAM最小占用带宽和DDR系统总线效率的提升，总线效率提升量由中的参数k决定，所需DDR/SDRAM存储空间大小为比特，

其中，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；

M为交织深度；B为交织宽，k为大于1的整数。

33.如权利要求31所述的卷积交织/解交织的实现装置，其特征在于：所需数据整形存储单元中的读写通道乒乓buffer的单个位宽均为k×W_DDR×B_L ^DDR，深度均为交织宽度B，其中，k为大于等于1的整数，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度。

34.如权利要求31所述的卷积交织/解交织的实现装置，其特征在于：所述AXIMaster实现的AXI总线连写长度为固定值，

${\mathrm{Burst}}_{AXI-}wr=\frac{mu\×W}{W_{AXI}},$

AXI总线连读长度为固定值，

${\mathrm{Burst}}_{AXI-}rd=\frac{mu\×W}{W_{AXI}}$ ，

其中，计算产生Local地址中的单位地址对应位宽为mu的数据，

$mu=\frac{k\×W_{DDR}\×{B_L}^{DDR}}{W}$ ，

k为大于等于1的整数，W_DDR为DDR颗粒的宽度；B_L ^DDR为脉冲长度；W为一个待交织和解交织符号的位宽；W_AXI为AXI总线位宽。