CN103915357B - 一种超细间距微凸点的制备方法 - Google Patents

一种超细间距微凸点的制备方法 Download PDF

Info

Publication number
CN103915357B
CN103915357B CN201410153971.XA CN201410153971A CN103915357B CN 103915357 B CN103915357 B CN 103915357B CN 201410153971 A CN201410153971 A CN 201410153971A CN 103915357 B CN103915357 B CN 103915357B
Authority
CN
China
Prior art keywords
metal
layer
hole
point
melting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410153971.XA
Other languages
English (en)
Other versions
CN103915357A (zh
Inventor
张文奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Center for Advanced Packaging Co Ltd
Original Assignee
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Center for Advanced Packaging Co Ltd filed Critical National Center for Advanced Packaging Co Ltd
Priority to CN201410153971.XA priority Critical patent/CN103915357B/zh
Priority to US14/276,481 priority patent/US9177929B2/en
Publication of CN103915357A publication Critical patent/CN103915357A/zh
Application granted granted Critical
Publication of CN103915357B publication Critical patent/CN103915357B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种超细间距微凸点的制备方法，属于基于传统的大马士革工艺的改进型技术。首先在晶圆上沉积一层电介质层，刻蚀出贯穿所述电介质层的孔，然后在晶圆表面和孔内沉积金属种子层，在晶圆表面和孔内填充UBM金属和低熔点金属，对晶圆表面的金属进行CMP，将孔之外的金属去除，孔内金属表面特别是中心区域即锡的区域水平无凹陷。相邻孔内填充的金属被电介质材料隔离，对孔内金属的头部周围的电介质材料进行刻蚀，使得金属的头部端面高于周围的电解质面，形成低熔点金属被UBM金属包裹的微凸点结构。该方法避免了凸点钻蚀，可以将凸点的间距缩小到几个微米级，甚至数百纳米级，且可以避免传统凸点中锡球与相邻焊盘发生短路的现象。

Description

一种超细间距微凸点的制备方法
技术领域
本发明属于微电子技术领域，涉及半导体金属互连工艺中的部件处理，尤其涉及一种超细间距微凸点的制备方法。
背景技术
近些年来，以智能手机为代表的新型电子消费产品的升级换代速度明显加快，这就对集成电路技术的发展提出了越来越高的要求。导致集成电路的特征尺寸不断缩小，单位面积内的晶体管集成度越来越高，互连密度也不断提高，封装体单位面积内凸点的数目也相应快速增长。
随着2.5D/3D高密度互连时代的到来，细间距微凸点的重要性越来越明显。例如，在高端的图像传感器领域，大像素、高清和小尺寸要求成为趋势，由于像素之间的间距很小，所以要求微凸点也要非常致密。现有的微凸点制备技术包括沉积金属种子层，涂胶和曝光，电镀和金属种子层刻蚀，其中涂胶和曝光，电镀和金属种子层刻蚀都影响凸点间距的缩小。特别是种子层刻蚀，当凸点间距变小后钻蚀(undercut)很严重，造成凸点脱落，进一步缩小凸点之间的距离受到制约。为解决上述钻蚀问题，公开号为CN103311131A的专利介绍了一种微凸点制造过程中防止微凸点侧向钻蚀的方法，其方法是在微凸点周围一定距离内的种子层上形成阻挡层，这样在种子层刻蚀时，由于该阻挡层的覆盖，微凸点周围的种子层就不会被刻蚀掉，防止了侧向钻蚀的出现。但该方法只适用于微凸点的间距比较大的场合，而不能使用于需要超细间距微凸点的应用场合。
而且，传统的微凸点技术中，微凸点的端部通过锡球与对应器件的焊盘互连，但随着微凸点间距的缩小，上述锡球与相邻焊盘发生短路的可能性逐步增大，成为影响器件正常工作的不可忽略的风险因素。
发明内容
本发明要解决的技术问题是克服现有的细间距微凸点制备工艺过程中出现的钻蚀，以及微凸点端部的锡球与相邻焊盘发生短路导致的微凸点间距进一步缩小受限制的问题。
为了实现上述目的，本发明提供了下述的技术方案：
一种超细间距微凸点的制备方法，包括下述步骤：
1、先在晶圆上沉积一层一定厚度的电介质层，涂光刻胶，进行掩膜光刻，刻蚀出贯穿所述电介质层的孔；
2、在晶圆表面和所述孔内沉积一层金属种子层；
3、在晶圆表面和所述孔内填充一层UBM金属，以及一层低熔点金属，且应确保在后续的CMP工艺后，所述孔内金属表面无凹陷；
4、对晶圆表面的金属进行CMP，将孔之外的金属去除，直至相邻孔内填充的金属被电介质材料隔离；
5、对孔内金属的头部周围的电介质材料进行刻蚀，使得金属的头部端面高于周围的电介质面，形成低熔点焊料被UBM金属包裹的微凸点。
优选地，第3步骤中的低熔点金属，其Tm<250℃，厚度为0.5～3μm。
优选地，第3步骤中在沉积一层低熔点金属之前先在UBM金属层上沉积一层金属阻挡层，以防止低熔点金属和UBM金属之间反应过快，形成大量金属间化合物。金属阻挡层的厚度在0.3～0.8μm之间。
上述电介质层为氧化硅、碳化硅、氮化硅或氮氧化硅，厚度为1～3μm。
上述的金属种子层可以为铜或钨。当金属种子层为钨，且填充的金属也为钨时，在所述孔内沉积钨种子层与填充金属钨的步骤合并为一步。
进一步，在步骤2中，当沉积的金属种子层为铜时，可以先在晶圆表面和孔的底部和侧壁沉积一层阻挡层，所述的阻挡层为Ti、Ta或TaN。
本发明先在电介质层上的孔内填充金属，然后用CMP将孔外的金属磨掉，再刻蚀掉一些金属周围的电介质，使金属端面高于电介质层，然后制备微凸点，与现有技术相比，其优势在于，由于凸点避免了钻蚀，可以将凸点的间距缩小到几个微米级，甚至数百纳米级，远远小于目前的凸点间距尺寸。同时，微凸点端部的低熔点金属，因为受到其外侧UBM金属的包裹，与互连的焊盘连接后再发生与相邻微凸点短路的可能性就大大减少，因此可以实现微凸点间距的进一步缩小。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1～图10是本发明的工艺方法示意图。
具体实施方式
现结合图1～图10对本发明的一个实施例的进行说明。
第1步：如图1～图3所示，首先在晶圆101表面上沉积一层厚度为10～25nm的碳化硅刻蚀停止层(图中未示出)，碳化硅需要致密，没有针孔，进一步在碳化硅刻蚀停止层的表面上沉积一层电介质材料层201，电介质材料可以为氧化硅、碳化硅、氮化硅或氮氧化硅，此处以沉积氧化硅为例加以说明，然后对电介质层201进行光刻工艺，在电介质层201上表面涂覆一层光刻胶，并对光刻胶进行曝光显影形成所需图案，确定互连图形，再以上述光刻胶层为掩膜，通过干法刻蚀在电解质层201上制作出孔，所述的孔贯穿电介质层201。此处的电介质层201，如果是氧化硅，则厚度为1～3μm，相对于标准的大马士革工艺流程，所述的电介质层2厚度要更厚一些。
第2步：如图4所示，在晶圆101表面和刻蚀出的电介质层201孔内沉积一层金属种子层301。
此处可以作为种子层的金属优选铜，在沉积金属种子层301时，要根据所沉积的金属不同选择不同的工艺。具体的，当沉积金属铜作为种子层时，考虑到铜的扩散性，要先在第一晶圆101表面和孔的底部和侧壁溅射一层阻挡层金属，阻挡层金属可以为Ti、Ta或TaN；当孔内填充金属钨时，则不需要事先在第一晶圆101表面和孔的底部和侧壁溅射阻挡层金属，也无需在第一晶圆表面和所述孔内沉积一层金属种子层。具体的，此处用离子化的物理气相沉积(Physical Vapor Deposition，全文简称PVD)沉积Ta扩散层，接着用PVD沉积连续的铜种子层，铜种子层必须是均匀的并且没有针孔。
第3步：在晶圆101表面和孔内填充金属，孔内填充金属一般采用电镀的方法实现。
金属沉积过程分为三个步骤：首先是沉积第一层UBM金属；在此金属上再镀一层Tm<250℃的低熔点金属；优选地在沉积一层低熔点金属之前先沉积一层金属阻挡层以防止低熔点金属和第一层UBM金属之间反应过快形成大量金属间化合物。
在晶圆101表面和孔内填充金属，且应确保在后续的CMP工艺后，所述孔内金属表面，特别是中心区域，即锡的区域无凹陷。由于电镀成本低于CVD，孔内填充金属一般采用电镀的方法实现。
在第2步中，作为种子层的金属可以优选铜，这样种子层金属和将要填充的金属是一致的，都为铜。在第2步中，若沉积金属铜作为种子层，则以电镀的方式在第一晶圆101表面和孔内填充满金属铜；若在孔内填充满金属钨，则以CVD的方式在第一晶圆101表面和孔内填充金属钨。
此处对金属物质的选择既要考虑易填充性，又要考虑后续的抛光工艺，最好选择容易作抛光处理的金属，综合考虑铜为第一层UBM金属的最佳选择，镍和锡或锡合金分别为金属阻挡层和低熔点金属的最佳选择。如图5所示，先在孔内及氧化硅电介质层内的金属种子层301表面填填充一层金属铜401，作为UBM金属。之后如图6和7所示，分别填充金属镍501和锡或锡合金601。最终在孔内及氧化硅电介质层201表面填充满了金属铜/镍/锡，形成一体的全面覆盖晶圆101表面的铜/镍/锡层。
第4步：如图8所示，对氧化硅电介质层201表面的金属层，包括种子层301、铜401、镍501和锡601实施CMP，使得相邻孔内填充的金属之间被介质层隔离，孔内金属表面特别是中心区域即锡的区域水平无凹陷。因为填充的金属之间的介质层的厚度可以很薄，因此可以将凸点的间距缩小到几个微米级，甚至数百纳米级。
最后所得的表面是一个含金属镍和锡在内的铜柱，镶嵌在氧化硅介质层内，并形成电路的平面结构。上述各步骤与传统的大马士革工艺流程基本保持一致。
第5步：如图9所示，用刻蚀液对上述孔内铜的头部周围的电介质材料氧化硅介质层201进行轻微刻蚀，使得金属的头部的端面比周围的电介质氧化硅层2的表面稍高，以600～3000nm范围内为宜。此处对氧化硅电介质层201的刻蚀可以是轻微的，也可以将沉积的氧化硅层201全部刻蚀，至此微凸点制备结束。
由于电介质材料可以是氧化硅、碳化硅、氮化硅或氮氧化硅，需要根据具体的电介质材料确定刻蚀工艺，此处不作赘述。
图10为通过上述方法制备出的微凸点与另一晶圆102的焊盘701互连后的状态图。
步骤3中的金属填充是通过电镀填充金属铜或化学气相沉积(Chemical VaporDeposition，简称CVD)方式实施的，但也不排除别的常规沉积技术，如PVD等。
在步骤2中在沉积的金属种子层为铜时，通常先在晶圆表面和孔的底部和侧壁沉积阻挡层，提高器件工作的稳定性，所述的阻挡层为Ti、Ta或TaN。
在上述的实施方式中，由于先在电介质层上的通孔内填充金属，然后用CMP将通孔外的金属磨掉，再轻微刻蚀掉一些金属周围的电介质，使金属端面比电介质稍高并被抗氧化的金属层覆盖，避免了凸点钻蚀，可以将凸点的间距缩小到几个微米级，甚至纳米级，远远小于目前的凸点间距尺寸；金属端面比电介质层稍高，可以克服由于CMP造成的金属表面的凹穴现象，保证在键合时上下金属通过塑性变形能完全接触，对晶圆CMP后的平整度要求降低；两片晶圆键合可以通过常规的热压法，相比公开号为US6962835B2和US7602070B2的美国发明专利申请采用的融合键合方式具有成本低的优势，同时，键合可以在较低的温度下完成。同时，位于微凸点端部中心的锡金属，因为其受到外侧镍、铜等金属的阻挡，与另一晶圆的焊盘互连后，即使受热融化，但发生与相邻微凸点短路的可能性就大大减少，因此可以帮助实现微凸点间距的进一步缩小。
以上所述仅是本发明的优选实施方式。应当指出，对于本领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干的变化，如填充金属不是铜或钨、镍和或锡合金的顺序，而是铜、镍之外的金属、锡，因为原理与本发明的完全一致，这些变化也应视为属于本发明的保护范围。

Claims (9)

1.一种超细间距微凸点的制备方法，其特征在于包括以下步骤：
（1）先在晶圆上沉积一层一定厚度的电介质层，涂光刻胶，然后进行掩膜光刻，刻蚀出贯穿所述电介质层的孔；
（2）在晶圆表面和所述孔内沉积一层金属种子层；
（3）在晶圆表面和所述孔内填充一层UBM金属，以及一层低熔点金属，且应确保在后续的CMP工艺后，所述孔内金属表面无凹陷；
（4）对晶圆表面的金属进行CMP，将孔之外的金属去除，直至相邻孔内填充的金属被电介质材料隔离；
（5）对孔内金属的头部周围的电介质材料进行刻蚀，使得金属的头部端面高于周围的电介质面，形成低熔点金属被UBM金属包裹的微凸点。
2.根据权利要求1所述的方法，其特征在于：第3步骤中的低熔点金属的Tm不超过250℃。
3.根据权利要求2所述的方法，其特征在于所述低熔点金属的厚度为0.5~3μm。
4.根据权利要求1所述的方法，其特征在于：第3步骤中，在沉积一层低熔点金属之前先在UBM金属层上沉积一层金属阻挡层，以防止低熔点金属和UBM金属之间反应过快，形成大量金属间化合物。
5.根据权利要求4所述的方法，其特征在于所述金属阻挡层的厚度为0.3~0.8μm。
6.根据权利要求1所述的方法，其特征在于：所述的电介质层为氧化硅、碳化硅、氮化硅或氮氧化硅。
7.根据权利要求1所述的方法，其特征在于：在步骤2中所述的金属种子层为铜或钨。
8.根据权利要求7所述的方法，其特征在于：当金属种子层为钨，且填充的UBM金属也为钨时，在所述孔内沉积钨种子层与填充金属钨的步骤合并为一步。
9.根据权利要求7所述的方法，其特征在于：在步骤2中，在沉积的金属种子层为铜时，先在晶圆表面和孔的底部和侧壁沉积一层阻挡层，所述的阻挡层为Ti、Ta或TaN。
CN201410153971.XA 2013-05-16 2014-04-16 一种超细间距微凸点的制备方法 Active CN103915357B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410153971.XA CN103915357B (zh) 2014-04-16 2014-04-16 一种超细间距微凸点的制备方法
US14/276,481 US9177929B2 (en) 2013-05-16 2014-05-13 Techniques for fabricating fine-pitch micro-bumps

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410153971.XA CN103915357B (zh) 2014-04-16 2014-04-16 一种超细间距微凸点的制备方法

Publications (2)

Publication Number Publication Date
CN103915357A CN103915357A (zh) 2014-07-09
CN103915357B true CN103915357B (zh) 2016-09-21

Family

ID=51040952

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410153971.XA Active CN103915357B (zh) 2013-05-16 2014-04-16 一种超细间距微凸点的制备方法

Country Status (1)

Country Link
CN (1) CN103915357B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111029417A (zh) * 2019-12-02 2020-04-17 上海集成电路研发中心有限公司 一种光电探测器及其制备方法
CN111640675A (zh) * 2020-05-28 2020-09-08 通富微电子股份有限公司技术研发分公司 一种系统级封装方法
CN111627870A (zh) * 2020-05-28 2020-09-04 通富微电子股份有限公司技术研发分公司 一种半导体封装器件
CN116960009B (zh) * 2023-07-17 2024-02-06 北京大学 一种晶圆键合方法和键合结构
CN117747455A (zh) * 2024-02-21 2024-03-22 北京大学 基于激光加工的微凸点基板及制备方法、微凸点互联结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684244A (zh) * 2004-03-17 2005-10-19 Imec公司 具有气隙镶嵌结构的半导体器件的制造方法
CN102201375A (zh) * 2010-03-24 2011-09-28 台湾积体电路制造股份有限公司 集成电路装置及封装组件
CN102244019A (zh) * 2010-05-12 2011-11-16 台湾积体电路制造股份有限公司 半导体装置及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090233436A1 (en) * 2008-03-12 2009-09-17 Stats Chippac, Ltd. Semiconductor Device Having High-Density Interconnect Array with Core Pillars Formed With OSP Coating
US8492891B2 (en) * 2010-04-22 2013-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with electrolytic metal sidewall protection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1684244A (zh) * 2004-03-17 2005-10-19 Imec公司 具有气隙镶嵌结构的半导体器件的制造方法
CN102201375A (zh) * 2010-03-24 2011-09-28 台湾积体电路制造股份有限公司 集成电路装置及封装组件
CN102244019A (zh) * 2010-05-12 2011-11-16 台湾积体电路制造股份有限公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
CN103915357A (zh) 2014-07-09

Similar Documents

Publication Publication Date Title
CN103915357B (zh) 一种超细间距微凸点的制备方法
US9105628B1 (en) Through substrate via (TSuV) structures and method of making the same
US9076699B2 (en) TSV backside reveal structure and exposing process
CN115332207A (zh) 微电子学中在低温下进行直接金属间键合的层结构
CN104241234B (zh) 半导体器件及其制造方法
JP5619236B2 (ja) 中空インサートを備えた接続構成部品およびその製造方法
JP2012124484A (ja) 分離トレンチの形成方法
US20090102021A1 (en) Through-Silicon Vias and Methods for Forming the Same
US9190325B2 (en) TSV formation
US20100244251A1 (en) Semiconductor device and method for fabricating the same
US9673147B2 (en) Semiconductor device and manufacturing method thereof
CN105684140A (zh) 包括与过孔结合的精细间距背面金属再分布线的互连结构
TW201246466A (en) Device packaging with substrates having embedded lines and metal defined pads
JP2020074436A (ja) アンダーバンプメタル構造体用のカラー並びにそれに関連するシステム及び方法
US9312208B2 (en) Through silicon via structure
US9263408B2 (en) Method for producing microbumps on a semiconductor component
CN103258791B (zh) 通过制备超细间距微凸点实现金属互连的方法及相应器件
US20130285244A1 (en) Through Silicon Via with Embedded Barrier Pad
CN104347481A (zh) 金属镀层处理方法
US20140131884A1 (en) Through-Substrate via Formation with Improved Topography Control
Derakhshandeh et al. 10 and 7 μm pitch thermo-compression solder joint, using a novel solder pillar and metal spacer process
KR100416614B1 (ko) 본딩패드 하부구조를 보강하기 위한 반도체 소자 및 그제조방법
US20140342545A1 (en) Techniques for Fabricating Fine-Pitch Micro-Bumps
CN103346122A (zh) 一种高深宽比tsv种子层制作方法
CN102110638A (zh) 解决半导体器件在制作过程中放电缺陷的方法及结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant