CN103853854A - 版图中插入填充图形的方法 - Google Patents
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Abstract
本申请公开了一种版图中插入填充图形的方法,包括以下步骤:在每个局部区域的允许插入填充图形的结构中,虚拟地插入标准填充图形。计算该局部区域在虚拟地插入填充图形之后的图形密度,判断其是否大于或等于该局部区域的图形密度的最低要求。如果是,在该局部区域的允许插入填充图形的结构中实际插入该填充图形。如果否,在该局部区域的允许插入填充图形的结构中,虚拟地插入比上一次虚拟插入的填充图形更大的新的填充图形。不断重复直至该局部区域在插入新的填充图形之后的图形密度大于或等于该局部区域的图形密度的最低要求。本申请可以快速地实现在版图中插入填充图形,使得所有局部区域都满足最低的图形密度要求。
Description
技术领域
本申请涉及一种半导体集成电路的物理版图设计方法,特别是涉及一种为了满足CMP工艺要求而在版图的空白区域插入填充图形的方法。
背景技术
CMP(化学机械抛光)工艺是半导体集成电路生产过程中最重要的工艺之一,用来对硅片表面进行平坦化处理。
在深亚微米大规模集成电路制造中,半导体物理版图的图形密度不均匀会对制造后的电路器件的特性产生不利影响。为了提高芯片生产的成品率,在CMP工艺中要求版图的图形密度至少达到一个最小值。如果版图的图形密度达不到最小值,则通过向版图的空白部分插入填充图形来将图形密度提高到最小值以上。所述填充图形一般都是矩形,目前所选择插入的填充图形都是唯一尺寸的,并且是在整个版图的空白部分插入。
在0.18μm以上的先进生产工艺中,对于整个版图不再有图形密度的要求,但在版图的每个局部区域(局部区域的大小根据生产工艺而定)都有各自的图形密度的最低要求。每个局部区域要求的最低图形密度通常是相同的,也不排除不同的可能性。若在某个局部区域不能满足最低的图形密度,则会对该局部区域的图形生成和器件形成产生非常严重的影响。同时,在某些局部区域中可能存在着禁止插入填充图形的结构。这些禁止插入填充图形的结构即使位于版图的空白部分,也不允许插入填充图形,造成这种情况的原因例如有其他层的影响、或者在版图数据中的特别设置等。
请参阅图6,整个版图包括已有图形部分和空白部分。空白部分又包括允许插入填充图形的结构。而已有图形部分和空白部分中除了允许插入填充图形的结构之外的部分,均为禁止插入填充图形的结构。
由于存在禁止插入填充图形的结构,使得在这些局部区域的空白部分插入单一形状和大小的填充图形,仍可能无法满足这些局部区域的图形密度的最低要求。一旦遇到这种情况,目前的处理方法是要求版图设计者修改版图数据,以使每个局部区域都满足图形密度的最低要求。这样工作量会比较大,时间比较长,也存在一定的风险。
发明内容
本申请所要解决的技术问题是提供一种半导体集成电路的物理版图中插入填充图形的方法。该方法可以适用于任何工艺,包括0.18μm以上的先进工艺,并且处理速度快。
为解决上述技术问题,本申请版图中插入填充图形的方法包括以下步骤:
第1步,读取版图数据,找到每个局部区域中允许插入填充图形的结构;
第2步,在每个局部区域的允许插入填充图形的结构中,虚拟地插入标准填充图形;
第3步,计算该局部区域在虚拟地插入填充图形之后的图形密度,判断其是否大于或等于该局部区域的图形密度的最低要求;
如果是,在该局部区域的允许插入填充图形的结构中实际插入该填充图形;
如果否,进入第4步;
第4步,在该局部区域的允许插入填充图形的结构中,虚拟地插入比上一次虚拟插入的填充图形更大的新的填充图形;重复第3步~第4步,直至该局部区域在插入新的填充图形之后的图形密度大于或等于该局部区域的图形密度的最低要求。
本申请特别针对0.18μm以上的先进生产工艺,针对每一个局部区域可以插入不同大小的填充图形。这样便不需要修改整个版图数据,从而快速地实现在版图中插入填充图形,使得所有局部区域都满足最低的图形密度要求。最终符合CMP工艺要求,而提高芯片制造的可靠性。
附图说明
图1是本申请版图中插入填充图形的方法的流程图;
图2是本申请版图中插入填充图形的改进方法的流程图;
图3是整个芯片版图被划分为多个局部区域的示意图;
图4是整个芯片版图上允许插入填充图形的结构、禁止插入填充图形的结构的分布;
图5a~图5c是不同的局部区域中所实际插入的填充图形的示意图;
图6是整个版图的划分示意图。
图中附图标记说明:
10为整个芯片版图;20为局部区域;21为第一局部区域;22为第二局部区域。
具体实施方式
请参阅图1,本申请版图中插入填充图形的方法包括以下步骤:
第1步,读取版图数据,例如以二进制的方式读入GDSII格式的版图数据。不同的生产工艺定义了一幅版图中包含的局部区域的数量,以及每个局部区域的大小。根据版图数据找到每个局部区域中允许插入填充图形的结构。
一个制造有半导体器件的硅片上具有许多层,需要插入填充图形以满足CMP工艺要求的只是其中的小部分层次。对于这小部分层次,由工艺规则决定哪些空白部分允许插入填充图形,哪些空白部分不允许。而对于其他层次,有些层次上是禁止插入其他层次的填充图形的。通过对整个版图数据的运算,才能分析出各层之间的相互影响与制约,从而找到每个局部区域中允许插入填充图形的结构。
第2步,在每个局部区域的允许插入填充图形的结构中,虚拟地插入标准填充图形A。不同的生产工艺都定义了各自的标准填充图形,所述标准填充图形的形状和大小唯一,一般为矩形。通常是在允许插入填充图形的结构中,以标准填充图形A的阵列的方式进行插入,但不得超出所述的允许插入填充图形的结构的范围,并且要迎合允许插入填充图形的结构的轮廓线。
第3步,计算该局部区域在虚拟地插入填充图形之后的图形密度DYi=(X+Y)/Z。其中,Dyi为该局部区域的图形密度值,单位为百分比。X为该局部区域的原始图形所占面积。Y为该局部区域所插入的填充图形所占面积。Z为该局部区域的面积。
判断该局部区域在插入填充图形之后的图形密度DYi是否大于或等于该局部区域的图形密度的最低要求DYS。
如果是,表示该局部区域在插入填充图形之后的图形密度已经满足最低要求,因而只要在该局部区域的允许插入填充图形的结构中实际插入该填充图形即可。
如果否,表示该局部区域在插入填充图形之后的图形密度还不满足最低要求,因而需要将该填充图形替换为新的填充图形,进入第4步。
第4步,在该局部区域的允许插入填充图形的结构中,虚拟地插入比上一次虚拟插入的填充图形更大的新的填充图形。重复第3步~第4步,直至该局部区域在插入新的填充图形之后的图形密度DYi大于或等于该局部区域的图形密度的最低要求DYS。如果采用了该种生产工艺所允许的最大的填充图形,虚拟插入后的图形密度DYi仍然小于该局部区域的图形密度的最低要求DYS,则上报错误。收到上报的错误后,由版图设计者考虑修改版图数据来满足图形密度的最低要求。
请参阅图2,对上述版图中插入填充图形的方法可以进行如下改进。进一步地,为每一种生产工艺制定一个填充图形的大小与图形密度的表格,如下表所示。
B1 | B1+y | ... | ... | B1+ny | |
A1 | DEN11 | DEN12 | ... | ... | DEN1n |
A1+x | DEN21 | DEN22 | ... | ... | DEN2n |
... | ... | ... | ... | ... | ... |
... | ... | ... | ... | ... | ... |
A1+mx | DENm1 | DENm2 | DENmn |
其中,A1、B1分别表示该种生产工艺的的标准填充图形A(矩形)的两条边长。x、y分别表示标准填充图形A的两条边上增加的单位尺寸。m、n均为自然数。A1+mx、B1+ny分别表示该种生产工艺所允许的最大填充图形的两条边长。DEN11、…、DENmn则表示不同边长的填充图形所对应的图形密度。每种生产工艺都具有填充图形之间的间距的最低要求,在该最低要求的间距条件下,填充图形的面积越大,其所对应的图形密度就越高。
相应地,在所述方法第3步中,如果该局部区域在插入填充图形之后的图形密度DYi小于该局部区域的图形密度的最低要求DYS,则计算该局部区域在将该填充图形去除,而改为插入新的填充图形的情况下,为了满足该局部区域的图形密度的最低要求,该新的填充图形的图形密度DYn=(DYS-(1-Ai)DYr)/Ai。其中,DYr为该局部区域中禁止插入填充图形的结构的图形密度值,Ai为该局部区域中允许插入填充图形的结构所占面积占该局部区域的总面积的比值。由于DYr=X/[Z(1-Ai)],因此DYn=(DYS–X/Z)/Ai。
相应地,在所述方法第4步中,根据第3步计算的改用新的填充图形所需的最小图形密度DYn,对照该种生产工艺下不同填充图形的大小与图形密度的表格,从表格中找到图形密度大于DYn的具有最小尺寸的填充图形,重复第3步~第4步。如果DYn大于表格中的全部图形密度,则上报错误。如果在使用了表格中的最大尺寸的填充图形后,计算出的该局部区域在插入该最大尺寸的填充图形之后的图形密度DYi仍然小于该局部区域的图形密度的最低要求DYS,则上报错误。
下面将以一个具体的实施例,对图2所示的版图中插入填充图形的改进方法进行详细的说明。某个半导体集成电路的生产工艺将一个大小为2100μm*2100μm的芯片版图10划分为9个局部区域20,每个局部区域20的大小均为700μm*700μm,如图3所示。该生产工艺要求每个局部区域20的图形密度都要在30%以上,即DYS=30%。该生产工艺所使用的标准填充图形A是大小为2μm*4μm的矩形,允许使用的最大填充图形是大小为10μm*10μm的矩形。填充图形的每条边的步长均为1μm。各个填充图形之间的间距固定为2μm。
根据该生产工艺所规定的上述信息建立如下填充图形的大小与图形密度之间的关系表格。
4 | 5 | ... | 9 | 10 | |
2 | 33% | 35% | ... | ... | 41% |
3 | 40% | 42% | ... | ... | 50% |
... | ... | ... | ... | ... | ... |
9 | ... | ... | ... | 66% | 68% |
10 | 55% | 59% | ... | 68% | 69% |
根据本申请版图中插入填充图形的方法,首先读取版图数据,找到每个局部区域20中允许插入填充图形的结构。请参阅图4,其中的空白部分就是允许插入填充图形的结构,而阴影填充部分就是禁止插入填充图形的结构。然后在每个局部区域20的允许插入填充图形的结构中,虚拟地插入标准填充图形A。假设除了局部区域21和22,其余的局部区域在插入标准填充图形A之后已经可以满足30%的最低图形密度要求,这些局部区域插入2μm*4μm的标准填充图形A如图5a所示。
对于第一局部区域21,其中有30%的部分禁止插入填充图形,即Ai=70%。在禁止插入填充图形的部分中,其图形密度为15%,即DYr=15%。那么,为了满足第一局部区域21的30%的最低图形密度要求,第一局部区域21的填充图形的最低图形密度DYn=(DYS-(1-Ai)DYr)/Ai=36.43%。查表可知,选取3*4的填充图形能达到40%的图形密度,这也是图形密度>36.43%的最小尺寸的填充图形。所以选取3*4的填充图形,经虚拟地插入后计算,已使得第一局部区域21符合30%的最低图形密度要求。那么第一局部区域21就采用3*4的填充图形在允许插入填充图形的结构中进行阵列式插入,如图5b所示。
对于第二局部区域22,其中有60%的部分禁止插入填充图形,即Ai=40%。在禁止插入填充图形的部分中,其图形密度为8%,即DYr=8%。那么,为了满足第二局部区域22的30%的最低图形密度要求,第二局部区域22的填充图形的最低图形密度DYn=(DYS-(1-Ai)DYr)/Ai=63.00%。查表可知,选取9*9的填充图形能达到66%的图形密度,这也是图形密度>63.00%的最小尺寸的填充图形。但在虚拟地插入后发现,由于第二局部区域22中允许插入填充图形的结构的形状限制,其图形密度仍不满足30%的最低图形密度要求。再查表,选取9*10或10*9的填充图形,经虚拟地插入后计算,已使得第二局部区域22符合30%的最低图形密度要求。那么第二局部区域22就采用9*10或10*9的填充图形在允许插入填充图形的结构中进行阵列式插入,如图5c所示。
本申请版图中插入填充图形的方法,可以在不同的局部区域中插入不同大小的填充图形,以使得每个局部区域都满足最低的图形密度要求。
以上仅为本申请的优选实施例,并不用于限定本申请。对于本领域的技术人员来说,本申请可以有各种更改和变化。凡在本申请的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本申请的保护范围之内。
Claims (4)
1.一种版图中插入填充图形的方法,其特征是,包括以下步骤:
第1步,读取版图数据,找到每个局部区域中允许插入填充图形的结构;
第2步,在每个局部区域的允许插入填充图形的结构中,虚拟地插入标准填充图形;
第3步,计算该局部区域在虚拟地插入填充图形之后的图形密度,判断其是否大于或等于该局部区域的图形密度的最低要求;
如果是,在该局部区域的允许插入填充图形的结构中实际插入该填充图形;
如果否,进入第4步;
第4步,在该局部区域的允许插入填充图形的结构中,虚拟地插入比上一次虚拟插入的填充图形更大的新的填充图形;重复第3步~第4步,直至该局部区域在插入新的填充图形之后的图形密度大于或等于该局部区域的图形密度的最低要求。
2.根据权利要求1所述的版图中插入填充图形的方法,其特征是,所述方法第4步中,如果采用了该种生产工艺所允许的最大的填充图形,虚拟插入后的图形密度仍然小于该局部区域的图形密度的最低要求,则上报错误。
3.根据权利要求1所述的版图中插入填充图形的方法,其特征是,为每一种生产工艺制定一个填充图形的大小与图形密度之间的对应关系的表格;所述表格中记载了从标准填充图形开始各边长递增直至该生产工艺允许的最大填充图形所对应的图形密度;
在所述方法第3步中,如果该局部区域在虚拟地插入填充图形之后的图形密度小于该局部区域的图形密度的最低要求,则计算为了满足该局部区域的图形密度的最低要求在该局部区域插入新的填充图形的最低图形密度;
在所述方法第4步中,在该种生产工艺的表格中找到图形密度大于所述在该局部区域插入新的填充图形的最低图形密度的最小尺寸的填充图形,进行虚拟插入而重复第3步~第4步。
4.根据权利要求3所述的版图中插入填充图形的方法,其特征是,如果所述在该局部区域插入新的填充图形的最低图形密度大于该种生产工艺的表格中的全部图形密度,则上报错误;
如果在使用了该种生产工艺的表格中的最大填充图形,计算出的该局部区域在虚拟地插入所述最大填充图形之后的图形密度仍然小于该局部区域的图形密度的最低要求,则上报错误。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109270785A (zh) * | 2018-08-15 | 2019-01-25 | 上海华力集成电路制造有限公司 | 阱层光刻版图、其形成方法及其光学临近校正处理方法 |
CN110110418A (zh) * | 2019-04-28 | 2019-08-09 | 上海华虹宏力半导体制造有限公司 | 一种填充虚拟图案的方法 |
US10755022B2 (en) | 2018-10-18 | 2020-08-25 | Winbond Electronics Corp. | Electronic apparatus and layout method for integrated circuit |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040195670A1 (en) * | 2003-04-01 | 2004-10-07 | International Business Machines Corporation | Dummy metal fill shapes for improved reliability of hybrid oxide/low-k dielectrics |
US7007259B2 (en) * | 2003-07-31 | 2006-02-28 | Lsi Logic Corporation | Method for providing clock-net aware dummy metal using dummy regions |
CN101231667A (zh) * | 2007-01-22 | 2008-07-30 | 台湾积体电路制造股份有限公司 | 半导体制造工艺的冗余填充方法以及半导体装置 |
CN101689214A (zh) * | 2007-09-28 | 2010-03-31 | 新思科技有限公司 | 通过使用一组哑元填充单元来执行哑元填充的方法和设备 |
CN101964001A (zh) * | 2009-07-22 | 2011-02-02 | 复旦大学 | 一种化学机械抛光工艺哑元填充方法 |
CN102446826A (zh) * | 2011-09-23 | 2012-05-09 | 上海华力微电子有限公司 | 金属层冗余金属填充测试光掩模设计和应用 |
CN102468134A (zh) * | 2010-11-16 | 2012-05-23 | 上海华虹Nec电子有限公司 | 利用冗余图形填充来调整芯片图形密度的方法 |
-
2012
- 2012-11-28 CN CN201210496239.3A patent/CN103853854B/zh active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040195670A1 (en) * | 2003-04-01 | 2004-10-07 | International Business Machines Corporation | Dummy metal fill shapes for improved reliability of hybrid oxide/low-k dielectrics |
US7007259B2 (en) * | 2003-07-31 | 2006-02-28 | Lsi Logic Corporation | Method for providing clock-net aware dummy metal using dummy regions |
CN101231667A (zh) * | 2007-01-22 | 2008-07-30 | 台湾积体电路制造股份有限公司 | 半导体制造工艺的冗余填充方法以及半导体装置 |
CN101689214A (zh) * | 2007-09-28 | 2010-03-31 | 新思科技有限公司 | 通过使用一组哑元填充单元来执行哑元填充的方法和设备 |
CN101964001A (zh) * | 2009-07-22 | 2011-02-02 | 复旦大学 | 一种化学机械抛光工艺哑元填充方法 |
CN102468134A (zh) * | 2010-11-16 | 2012-05-23 | 上海华虹Nec电子有限公司 | 利用冗余图形填充来调整芯片图形密度的方法 |
CN102446826A (zh) * | 2011-09-23 | 2012-05-09 | 上海华力微电子有限公司 | 金属层冗余金属填充测试光掩模设计和应用 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109270785A (zh) * | 2018-08-15 | 2019-01-25 | 上海华力集成电路制造有限公司 | 阱层光刻版图、其形成方法及其光学临近校正处理方法 |
US10755022B2 (en) | 2018-10-18 | 2020-08-25 | Winbond Electronics Corp. | Electronic apparatus and layout method for integrated circuit |
CN110110418A (zh) * | 2019-04-28 | 2019-08-09 | 上海华虹宏力半导体制造有限公司 | 一种填充虚拟图案的方法 |
Also Published As
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