CN103840844A - 射频收发器和基带芯片之间的串行数字接口 - Google Patents

Abstract

本发明的一个实施例提供一种对接在基带控制器与具有调制器和解调器的射频集成电路（IC）芯片之间的装置。该装置包括耦合到定位在射频IC芯片上的解调器的模数转换器（ADC）。ADC配置为接收来自所述解调器的经解调的模拟信号。装置还包括配置为基于ADC的输出而生成串行数据帧的串化器、配置为发送所述串行数据帧至所述基带控制器的第一串行数据端口、以及耦合到所述基带控制器的控制模块。

Description

射频收发器和基带芯片之间的串行数字接口

相关申请的交叉引用

本申请要求2012年11月27日提交的由发明人Tao Li、HansWang、Binglei Zhang、以及Shih Hsiung Mo发明的标题为“SerialDigital Interface Between RF Transceiver and BB Chip,”的美国临时申请61/730,333（代理人案号AVC12-1008PSP）的优先权。

技术领域

本公开整体涉及串行接口。更具体地，本公开涉及在RF收发器集成电路（IC）芯片和基带IC芯片之间使用的串行接口。

背景技术

传统的无线通信系统通常设计为适合于特定标准，例如GSM（全球移动通信系统）、宽带码分多址（W-CDMA）、

（德克萨斯州Austin的Wi-Fi联盟的已注册商标）、LTE（长期演进技术），仅举几例。当前对于无线服务会聚（从而用户可以从相同的无线装置访问不同的标准）的需求推动多标准和多频段收发器的发展装置，其能够发送/接收整个无线通信频谱的无线电信号（大多数在300MHz到3.6GHz的频率范围内）。

多波段/多标准需求还推动发展无线收发器上的射频IC芯片和基带IC芯片之间的高速、低开销串行数字接口的需求。然而，由目前标准（例如，mipi.org的

联盟的主页可用的DigRF^SM规范）定义的接口通常需要对射频IC芯片和基带芯片进行复杂的重新设计，并且会是能量上低效的。

发明内容

本发明的一个实施例提供在基带控制器和射频集成电路（IC）芯片之间对接的装置，其中射频集成电路芯片具有调制器和解调器。该装置包括耦合定位在射频IC芯片上的解调器的模数转换器（ADC）。ADC配置为接收来自解调器的解调模拟信号。该装置还包括配置为基于ADC的输出而生成串行数据帧的串化器、配置为发送串行数据帧到基带控制器的第一串行数据端口、以及耦合到基带控制器的控制模块。

在该实施例的变形中，该装置还包括耦合到基带控制器的串化器。串化器配置为接收来自基带控制器的串行数据，和配置为将从基带控制器接收的串行数据转换成并行数据。该装置还包括配置为将并行数据转换成模拟信号的DAC和配置为将转换后的模拟信号发送到调制器的模拟输出。

在该实施例的变形中，该装置还包括配置为在单端数字信号和差分数字信号之间转换的信号转换器。

在进一步的变形中，差分数字信号是低压差分信号传输（LVDS）信号。

在该实施例的变形中，该装置包括配置为提供时钟信号给至少ADC和串化器的时钟模块。

在该实施例的变形中，控制模块包括至少用于控制至少ADC和串化器的配置寄存器，和用于表示串行数据帧的状态的状态寄存器。

在进一步的变形中，ADC和串化器配置为由设定配置寄存器中的特定位的基带控制器切断电源。

在该实施例的变形中，控制模块通过串行外围接口耦合到基带控制器。

附图说明

图1示出传统的无线电（现有技术）的架构的图解。

图2示出根据本发明的实施例的射频IC芯片和基带芯片之间的接口架构的图解。

图3A示出根据本发明的实施例的示例性接口装置的架构的图解。

图3B示出根据本发明的实施例的示例性的由串化器生成的成帧串行数据的图解。

图4示出根据本发明的实施例的示例性SPI时序图。

图5A示出根据本发明的实施例的列举配置寄存器中的位的示例性的定义和默认值的表格。

图5B示出根据本发明的实施例的列举混合信号控制寄存器中的位的示例性的定义和默认值的表格。

图5C示出根据本发明的实施例的列举状态寄存器中的位的定义和默认值的表格。

图6A提供示出根据本发明的实施例的从基带控制器发送到接口装置的信号的示例性时序图。

图6B提供示出根据本发明的实施例的从接口装置发送到基带控制器的信号的示例性时序图。

图7A示出根据本发明的实施例的由接口装置执行的示例性的接收过程的流程图。

图7B示出根据本发明的实施例的由接口装置执行的示例性的发送发送过程的流程图。

具体实施方式

以下说明为了使本领域的任何技术人员能够发明和使用本发明，并且提供在特定的应用和其需求的背景中。本领域的技术人员容易理解公开的实施例的各种改进，在不偏离本发明的精神和保护范围的情况下，本文中定义的通用原则可以应用于其他实施例和应用。因此，本发明不限于所示实施例，而是依照与本文中公开的原理和特征相符的最广的保护范围。

概论

本发明的实施例提供一种接口装置，该接口装置可以在位于射频IC芯片上的射频发送/接收电路和位于基带IC芯片上的基带控制器之间提供串行数字接口。该接口装置包括一个或多个模数转换器（ADC）和一个或多个数模转换器（DAC），用于在模拟和数字域之间转换射频信号；一个或多个串化器/解串化器，用于在并行数字信号和串行数字信号之间进行转换；和状态寄存器。ADC和DAC直接与定位在射频IC芯片上的发送电路和接收电路的I通道和Q通道对接。在工作期间，ADC接收来自接收电路的I/Q比特流，并将比特流从模拟域转换到数字域；串化器将ADC的并行输出在馈给基带IC之前转换成串行数据，以便于进一步处理。另一方面，解串化器将从基带IC接收的串行数字数据转换成馈给DAC的并行数据，DAC将数字数据转换成模拟信号。基带芯片通过串行外围接口（SPI）可以控制状态寄存器。

串行数字接口装置

图1示出传统的无线电的架构（现有技术）。在图1中，无线电100包括天线102、射频前端块104、射频集成电路（IC）芯片106、和基带数字信号处理器（DSP）芯片108。射频前端块104包括许多射频前端组件，例如开关（用于选择频带和操作模式）、带通滤波器（BPF）、放大器（包括低噪声放大器（LNA）和功率放大器（PA））、自动增益控制（AGC）电路等。射频IC芯片106可以包括集成在单个IC芯片上的收发器组件，例如调制器/解调器、滤波器、模数转换器（ADC）、数模转换器（DAC）等。基带DSP108负责处理接收的信号和生成发送信号。在图1中，不指定在射频前端块104和射频IC芯片106之间的接口与在射频IC芯片106和基带DSP108之间的接口。射频IC芯片106和基带DSP108的设计人员通常需要想出他们自己的接口解决方案。

联盟已经开发用于移动装置中的基带IC和射频IC的接口规范。然而，大多数目前可用的射频IC和基带IC都不是

就绪的，这些规范不提供适用于高速节能的串行数字接口的物理实施方案。为了解决该问题，本发明的实施例提供能够在通用射频IC芯片和通用基带IC芯片之间通信的接口装置。更具体地，该接口装置从通用射频IC芯片接收模拟信号或将模拟信号发送到通用射频IC芯片，并使用串行接口与通用基带IC芯片通信。

图2示出根据本发明的实施例的射频IC芯片和基带芯片之间的接口架构的图解。在图2中，通用射频IC202可以包括ADC或DAC，其通过接口装置206耦合到通用基带IC204。更具体地，通用射频IC202通过模拟接口208耦合到接口装置206，基带IC204通过串行数字接口210耦合到接口装置206。应当注意，由于射频IC202只需要提供用于模拟信号（例如解调的IQ信号）通信的模拟接口，所以射频IC202的设计变得更简单和更直观。

图3A示出根据本发明的实施例的示例性的接口装置的架构。在图3A中，接口装置206包括许多ADC（如ADC302和ADC304）、许多DAC（如DAC306）、许多串化器（如串化器308和串化器310）、许多解串化器（如解串化器312）、I/O信号转换器320、控制块322、和时钟模块324。接口装置206可以具有不同的实施方式。在一个实施例中，接口装置206可以实施为专用集成电路芯片。在不同的实施例中，接口装置206可以利用场可编程门阵列（FPGA）实施。

在工作期间，ADC从射频IC上的接收器模块接收模拟信号。在某些实施例中，利用正交调制方案来调制射频信号，ADC配置为接收I信号和Q信号两者。在图3A中所示的实例中，接口装置206包括两个ADC，因而能够接收来自定位在射频IC芯片上的两个独立工作的接收器模块的信号。此外，每个ADC可以包括用于I模拟信号和Q模拟信号的并行转换的双ADC模块。例如，ADC302可以配置为接收来自在某一频带下工作的一个接收器模块的I信号和Q信号（在图3A中标记为RX_I和RX_Q），而ADC304可以配置为接收来自在不同频带工作的另一个接收器模块的I信号和Q信号。每个ADC将所接收的模拟信号转换成平行数字数据序列（在图3A中I数据和Q数据分别标记为RX_I_DATA和RX_Q_DATA）。ADC的宽度可以基于期望的分辨率选择。在一个实施例中，ADC是14位或16位的ADC。换句话说，ADC配置为将接收的模拟信号（包括I信号和Q信号两者）转换成14位的数据序列。在进一步的实施例中，ADC并行输出经转换的数字数据。对于14位ADC，对每个接收的I信号或Q信号具有14个输出（每个位一个输出）。应当注意，在图3A中，ADC输出，例如RX_I_DATA和RX_Q_DATA，实际上是多位并行输出。

然后，ADC的并行输出，同时包括I样本和Q样本，发送至串化器，该串化器将并行数据转换成串行数据。更具体地，串化器可以包括调帧器和延迟链。例如，串化器308包括调帧器314和延迟链316。调帧器负责利用并行数据配置串行数据帧。例如，调帧器可以为每个I或Q并行数据配置一个I或Q数据帧。延迟链用于应用合适的延迟，以便于利用时钟精确地校准接收的数据。图3B示出根据本发明的实施例的示例性的由串化器生成的成帧串行数据。在图3B中，串行数据包括可选同步字，交替的I和Q数据帧跟在所述可选同步字之后。每个I数据帧包括I帧头（在图3B中标记为I_CTL），每个Q数据帧包括Q帧头（在图3B中标记为Q_CTL）。基带控制器可以启用或禁用同步字。在一个实施例中，同步字是32位长，同步字模式可以编程为高或低。在一个实施例中，I数据帧和Q数据帧都是16位长，具有2位帧头和14位数据。应当注意，数据的长度是由ADC的宽度确定的。在进一步的实施例中，I帧头位配置为10，而Q帧头位配置为01。

串化器的输出（在图3B中所示的格式）发送至I/O信号转换器320，该I/O信号转换器负责将串化器的单端数字输出转换成差分数字信号（在图3A中标记为RX_P/N）。此外，I/O信号转换器还将单端时钟信号转换成差分时钟信号（在图3A中标记为RCLK_P/N）。经转换的差分信号准备馈给基带IC芯片。在一个实施例中，经转换的差分信号，包括RX_P/N和RCLK_P/N，都是低压差分信号传输（LVDS）信号。

发射路径是接收路径的逆向。更具体地，I/O信号转换器320将从基带IC芯片接收的差分数字信号（包括要传输的信号和时钟信号）转换成单端数字信号，然后单端数字信号被馈给解串化器312，其中解串化器312包括去帧器318。在一个实施例中，差分数字信号都是LVDS信号。去帧器318用于通过I/O信号转换器320将从基带IC芯片上接收的数据帧的帧头移除。在已经移除帧头之后，解串化器312将串行数据转换成并行数据，然后将并行数据馈给DAC306的I输入和Q输入（在图3A中标记为TX_I_DATA和TX_Q_DATA）。在一个实施例中，DAC306随后将用于传输的数字数据转换成模拟I信号和Q信号（分别标记为TX_I和TX_Q），并将模拟I信号和Q信号发送至定位在射频IC芯片上的发射器模块。应当注意，如图3A中所示，接口装置206包括仅一个DAC，这意味着DAC能够与仅包括一个发射器模块的射频IC芯片对接。在某些实施例中，接口装置206可以包括多个DAC，用于和包括多个发射器模块的射频IC芯片对接。

控制块322启用基带IC芯片来控制接口装置206上的不同组件的操作，例如ADC、DAC和时钟模块324。更具体地，控制块322包括许多内部多位寄存器，多位寄存器的不同配置表示不同的控制状态。基带IC芯片可以通过经由不同类型的接口与控制器322通信而将寄存器配置在控制块322内。在一个实施例中，控制块322通过串行外围接口（SPI）总线与基带IC芯片通信。在进一步的实施例中，SPI总线不仅允许基带IC芯片控制接口装置206上的组件，而且允许基带IC芯片控制射频IC芯片上的组件。

在一个实施例中，SPI包括用于提供四个信号的四个引脚，时钟信号（SPI_CLK）、串行数据（SPI_DATA）、锁存器使能信号（SPI_CE）、和回读信号（SPI_RDBK）。更具体地，回读引脚是数字引脚，可以用于读回定位在控制块322内的不同内部寄存器的值。

图4示出根据本发明的实施例的示例性SPI时序图。在工作期间，在SPI_CLK信号的下降沿由基带芯片发送锁存器使能（SPI_CE）信号。SPI_CE信号通过启动时钟信号而启动SPI接口。在图4所示的实施例中，SPI_CE是低态有效信号，意味着当SPI_CE处于低电平时启动时钟信号。

在图4所示的实施例中，SPI数据的MSB是读/写选择位。在一个实施例中，当读/写选择位处于低电平时，在SPI接口上执行写操作；否则，执行读操作。紧接其后的7位（A6-A0）指定要执行读/写操作的寄存器地址。剩余的最低有效位（LSB）是从寄存器读取或写入寄存器的数据位。应当注意，在一个实施例中，寄存器是25位寄存器，数据位包括最后25LSB（D24-D0）。

对于写操作，在SPI_DATA引脚的数据被移位进去（最高有效位（MSB）排第一），并通过SPI_CE调整成帧。当SPI_CE处于低电平时，启动时钟信号（SPI_CLK），在SPI_CLK信号的上升沿使输入数据移位（如图4中所示）。在SPI_CE的上升沿，数据位（D24-D0）锁定到由地址位（A6-A0）选择的寄存器。在读操作期间，在时钟信号（SPI_CLK）的下降沿由地址位选择的寄存器数据被移出到读回（SPI_RDBK）引脚，如图4中所示的虚线箭头所示。只要保持电源电压，在确定的“关闭”模式下（例如在使时钟失效的省电模式）可以保存寄存器内容。然而，每次打开电源电压时，寄存器都将复位到默认值。

控制块322可以包括许多内部寄存器，包括但不限于：配置寄存器、校准模式寄存器、许多同步模式寄存器、混合信号控制寄存器、许多时钟控制寄存器和状态寄存器。更具体地，配置寄存器启用基带芯片来控制或配置接口装置206上的不同组件。在一个实施例中，配置寄存器的地址是0x75。图5A示出表格，所述表格列举根据本发明的实施例的配置寄存器的位的示例性的定义和默认值。

在图5A中，配置寄存器的位0是用于复位所述软件的复位比特。位0的默认值是1’b0。位1-3的默认值都是1’b0。发射块（包括DAC和解串化器）和两个接收块（包括ADC和串化器）可以通过设置这些位而被断电。应当注意，这样启用基带控制器而提供更加灵活的电源管理。更具体地，通过取决于系统需求而对配置寄存器（通过SPI接口）进行配置，基带控制器可以完全或部分地关闭接口装置206内的不同功能块，因而实现更高水平的电源效率。配置寄存器的位4适用于启用回送。当设置该位时，回送模式被启用，发射信号将路由回接收器。位5适用于启用RX位校准。当启用位校准时，基带控制器可以关于时钟信号校准串行化数据。更具体地，基带控制器可以检测接收时钟（RCLK）和接收数据（RX）之间的任何未校准，并通过SPI接口将所需调整量传递至接口装置206。

配置寄存器的位6用于在TX和RX模式下启用同步模式。在传输期间，如果设置该位，基带控制器将传输同步模式，接口装置206将在对从基带芯片接收的数据进行去帧之前搜索同步模式。否则，接口装置206仅搜索I_CTL位。位14-7都是RX时钟位校准位，表明实现RCLK和RX之间的校准所需要期望的延迟；默认值是8’h0。应当注意，基带控制器基于位校准校正结果发送期望的延迟。位17-15都是默认值为3’h0的3个保留位。位24-18存储位校准模式的较低7位（应当注意，位校准模式的较高25位存储在校准模式寄存器中）。在一个实施例中，校准模式寄存器的SPI地址是0x76。

图5B示出表格，所述表格列出根据本发明的实施例的混合信号控制寄存器的位的示例性定义和默认值。混合信号控制寄存器定义ADC和DAC的控制。控制信号可以包括切断电源信号、门控时钟（clock-gating）信号等。混合信号控制寄存器的位7-0用于DAC控制，位15-8和位23-16用于两个接收块的ADC控制。保留位24。

时钟控制寄存器提供对时钟模块的控制。在一个实施例中，接口装置206包括两个时钟模块（每个时钟模块包括与芯片外晶体振荡器对接的锁相回路），每个时钟模块可以受一个时钟控制寄存器控制。

同步模式寄存器定义同步模式的较低位和较高位。在一个实施例中，同步模式低寄存器定义同步模式的较低25位，同步模式高寄存器定义剩余的较高7位。同步模式的默认值是0。通过设置同步模式低寄存器中的值和同步模式高寄存器中的值可以编程设计同步模式。在进一步的实施例中，同步模式低寄存器和同步模式高寄存器的地址分别为0x7A和0x7B。

状态寄存器允许基带控制器轮询接口装置206的不同的状态，例如同步状态、调试状态等。图5C示出表格，所述表格列出根据本发明的实施例的状态寄存器的位的示例性定义和默认值。状态寄存器的位0表示传输的同步状态。在传输期间，基带控制器可以通过读取该值而轮询同步状态。如果基带控制器发现在传输之后有时该位不会改变成“高”，那么基带控制器可以通过拉下传输使能（TX_EN）信号而终止传输。位7-1表示发射路径的调制状态，位15-8和位23-16表示两个接收路径的调试状态。保留位24。在一个实施例中，状态寄存器的地址是0x7c。

应当注意，除了前述寄存器以外，控制块322可以包括可用于提供控制功能给接口装置206上的其他组件的额外寄存器。在一个实施例中，保留地址为0x7D到0x7F的三个额外的寄存器用于提供额外的控制功能。

图6A提供示出根据本发明的实施例的示例性的从基带控制器发送到接口装置的信号的时序图。三个信号是从基带控制器发送到接口装置的，包括发射使能信号（TX_EN）、发射时钟（TCLK）、和发射串行数据（TX）。在图6A，串行数据与时钟上升沿对齐，在时钟信号的上升沿和下降沿都时钟控制（clock）串行数据（对于双数据速率（DDR）方案）。发射使能信号（TX_EN）的上升沿启动发射时钟（TCLK），如果在配置寄存器启用同步字，则接口装置进入搜索同步字模式的状态，或如果禁用同步字，则搜索I_CTL。基带控制器可以通过经由SPI接口读取状态寄存器来轮询同步状态。在一个实施例中，发射同步状态位（状态寄存器中的位0）表明是否已经找到同步字。如果实现同步，串行数据被打包并发送到DAC。另一方面，如果有时候发射同步字位在发射之后未改变到“高”（意味着同步失败），基带控制器可以通过将TX_EN拉向低电平而终止发射。应当注意，当TX_EN处于低电平时，禁用TCLK，因而导致所有发射块（包括解串化器和DAC）消耗较少功率。

图6B示出根据本发明的实施例的示例性的从接口装置发送到基带控制器的信号的时序图。三个信号都是从接口装置发送到基带控制器的，包括接收使能信号（RX_EN）、接收时钟（RCLK）、和接收串行数据（RX）。图6B的时序图与图6A中的时序图相似。在图6B中，接收使能信号（RX_EN）的上升沿启动接收块（RCLK），引起串化器开始发送同步字（如果启用）、I帧、和Q帧至基带控制器。应当注意，如果存在两个接收路径，那么在两条路径均启动RCLK。基带控制器可以通过经由SPI接口读取状态寄存器而轮询接收数据的同步状态。在一个实施例中，如果基带控制器发现接收数据不同步，其可以通过将RX_EN拉向低电平而提前终止接收过程。应当注意，当RX_EN处于低电平时，禁用RCLK，因而导致所有接收块（包括串化器和ADC）消耗较少功率。在一个实施例中，基带控制器可以配置为校正RX和RCLK之间的校准。在进一步的实施例中，位校准可以由配置寄存器中的位5启用，位校准模式可以被定义在配置寄存器中（位24-18）和校准模式寄存器。检测到的RX和RCLK之间的未对准可以从基带控制器传回配置寄存器（作为位14-7）。

图7A示出根据本发明的实施例的示例性的由接口装置执行的接收过程的流程图。在工作期间，接口装置从基带控制器接收接收使能信号（操作702）。接收使能信号是启用接收的电平信号。在一个实施例中，接收使能信号是高电平信号。响应于接收所述接收使能信号，启动馈给ADC和串化器的接收块（操作704）。一旦启动时钟，ADC就将模拟I信号和Q信号转换成数字域，并将经转换的I样本和Q样本发送至串化器（操作706）。在一个实施例中，每个I和Q样本都是14位宽，并作为并行数据发送至串化器。然后串化器将并行数据转换成串行数据（操作708），并通过插入合适的帧头将I数字数据和Q数字数据组合成串行数据帧（操作710）。在一个实施例中，如果启用同步字，组合的数字帧包括在帧头的同步字。随后，I/O信号转换器将串行数据帧从单端信号转换成差分信号（操作712）。在一个实施例中，差分信号是LVDS数据。应当注意，利用LVDS确保节能和高速。然后，差分串行数据通过串行接口发送至基带控制器，用于处理（操作714）。

图7B示出根据本发明的实施例的列举示例性的由接口装置执行的发射过程的流程图。在工作期间，从基带控制器发送至接口装置的差分数据转换成单端数据（操作720）。响应接口装置接收来自基带控制器的发射使能信号（操作722），启动馈给DAC和解串化器的发射时钟（操作724）。发射使能信号是启用发射的电平信号。在一个实施例中，发射使能信号是高电平信号。一旦启动时钟，如果启用同步字则解串化器就开始搜索同步字，否则搜索I_CTL位（操作726）。一旦定位同步字，基带控制器轮询同步状态，以确定是否实现同步（操作728）。如果是这样，解串化器将从基带控制器接收的串行数据帧转换成并行数据块（操作730），并将并行数据（包括I数据样本和Q数据样本两者）发送至相对应的DAC输入（操作732）。随后，DAC将数字数据转换成模拟I信号和Q信号，并将模拟I信号和Q信号发送至射频IC芯片上的合适输入（操作734）。如果确定同步过程失败，系统确定超时事件是否在实现同步之前发生（操作736）。如果在预定时段之后未能实现同步，系统通过轮询将发射使能信号拉下为低电平而终止发射（操作738）。

一般地，本发明的实施例在基带芯片和射频IC上的调制器/解调器之间提供低功耗高速串行接口。应当注意，该布置显著地简化和标准化射频IC和基带芯片的设计。更具体地，射频IC只需要提供模拟输入/输出，可以限制基带芯片上的引脚数量。在一个实施例中，关于双频段接收，基带芯片只需要为时钟和数据提供不超过七个信号线与标准控制接口。在进一步的实施例中，标准控制接口是SPI接口。在某些实施例中，在基带控制器和接口装置之间通信的数据信号和时钟信号都是LVDS信号，因而确保电源效率和高数据速率。此外，接口装置提供不同程度的节能。当接口装置不是TX或RX模式时，分别禁用相对应的TX或RX时钟。此外，基带控制器可以设置配置寄存器，以便取决于系统需求而完全或部分地切断接口装置内的不同块的电力。

应当注意，图3A中所示的架构仅仅是示例性的，不应当限制本发明的保护范围。例如，在图3A中，接口装置包括两个ADC和一个DAC。实际上，ADC和DAC的数量可以不同。类似地，接口装置可以具有更多或更少组件。例如，I/O信号转换器是可选的。而且，在图3A中，基带控制器和控制块之间的接口是SPI接口。实际上，也可以是其他类型的接口，例如I2C接口、三线接口、通用输入/输出（GPIO）接口。

详细说明书中描述的方法和过程可以体现为代码和/或数据，代码和/数据可以存储在如上所述的计算机可读存储媒体中。当计算机系统读取和执行存储在计算机可读存储媒体上的代码和/数据时，计算机系统执行体现为数据结构和代码且存储在计算机可读存储媒体内的方法和过程。

而且，以下描述的方法和过程可以包括在硬件模块中。例如，硬件模块可以包括但不限于，专用集成电路（ASIC）芯片、场可编程门阵列（FPGA）、以及目前已知和未来开发的其他逻辑可编程逻辑器件装置。当启动硬件模块时，硬件模块执行包括在硬件模块内的方法和过程。

呈现本发明的实施例的前述说明仅仅为了说明和描述。本发明的实施例的前述说明不是穷尽的，也不限制本发明。因此，本领域的实践人员将理解许多改进和改变。本发明的保护范围由相关权利要求限定。

Claims (16)

1.一种用于在基带控制器和射频集成电路（IC）芯片之间对接的装置，其中射频集成电路芯片具有调制器和解调器，所述装置包括：

耦合到定位在所述RF IC芯片上的所述解调器的模数转换器（ADC），其中所述ADC配置为接收来自所述解调器的经解调模拟信号；

配置为基于所述DAC的输出而生成串行数据帧的串化器；

配置为发送所述串行数据帧至所述基带控制器的第一串行数据端口；以及

耦合到所述基带控制器的控制模块。

2.根据权利要求1所述的装置，还包括：

耦合到所述基带控制器的解串化器，其中所述解串化器配置为接收来自所述基带控制器的串行数据，以及其中所述解串化器配置为将从所述基带控制器接收的所述串行数据转换成并行数据；

配置为将所述并行数据转换成模拟信号的DAC；以及

配置为发送所述经转换的模拟信号至所述调制器的模拟输出。

3.根据权利要求1所述的装置，还包括配置为在单端数字信号和差分数字信号之间转换的信号转换器。

4.根据权利要求3所述的装置，其中所述差分数字信号是低压差分信号传输（LVDS）信号。

5.根据权利要求1所述的装置，还包括配置为提供时钟信号给至少所述ADC和所述串化器的时钟模块。

6.根据权利要求1所述的装置，其中所述控制模块至少包括用于控制至少所述ADC和所述串化器的配置寄存器，和指示所述串行数据帧的状态的状态寄存器。

7.根据权利要求6所述的装置，其中所述ADC和串化器配置为通过所述基带控制器在所述配置寄存器中设定特定位而被断电。

8.根据权利要求1所述的装置，其中所述控制模块经由串行外围接口耦合到所述基带控制器。

9.一种无线收发器，所述无线收发器包括：

包括调制器和解调器的RF集成电路（IC）芯片；

基带控制器；和

配置为耦合所述RF IC芯片和所述基带控制器的接口装置，其中所述接口装置包括：

耦合到所述解调器的模数转换器（ADC），其中所述ADC配置为接收来自所述解调器的经解调模拟信号；

配置为基于所述ADC的输出而生成串行数据帧的串化器；

耦合到所述基带控制器的第一串行数据端口，其中所述第一串行端口配置为发送所述串行数据帧至所述基带控制器；和

耦合到所述基带控制器的控制模块。

10.根据权利要求9所述的收发器，其中所述接口装置还包括：

耦合到所述基带控制器的解串化器，其中解串化器配置为从所述基带控制器接收串行数据，以及其中所述解串化器配置为将从所述基带控制器接收的所述串行数据转换成并行数据；

配置为将所述并行数据转换成模拟信号的DAC；和

耦合到所述调制器的模拟输出，其中所述模拟输出配置为发送所述转换的模拟信号至所述调制器。

11.根据权利要求9所述的收发器，其中所述接口装置还包括配置为在单端数字信号和差分数字信号之间转换的信号转换器。

12.根据权利要求11所述的收发器，其中所述差分数字信号是低压差分信号传输（LVDS）信号。

13.根据权利要求9所述的收发器，其中所述接口装置还包括配置为提供时钟信号给至少所述ADC和所述串化器的时钟模块。

14.根据权利要求9所述的收发器，其中所述控制模块包括至少用于控制至少所述ADC和所述串化器的配置寄存器，和用于指示所述串行数据帧的状态的状态寄存器。

15.根据权利要求14所述的收发器，其中所述ADC和所述串化器配置为通过所述基带控制器在所述配置寄存器中设定特定位而被断电。

16.根据权利要求9所述的收发器，其中所述控制模块经由串行外围接口耦合到所述基带控制器。

Images