CN103795425A - 码率兼容rs码译码器 - Google Patents

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Abstract

本发明提出的一种码率兼容RS码译码器，旨在提供一种可节省大量硬件资源的RS码译码器。本发明通过下述技术方案予以实现：输入缓存与控制电路根据译码器接收到的数据帧头信号和1～8可选交织深度参数的控制，将接收到的一帧待译码数据存入到一个块随机存储器BlockRAM1中，同时通过写地址和读地址将数据处理成适合码字译码器需要的数据形式，输出到两个不同码字译码器并联组成的码字译码器电路中，将两种不同码率的RS码译码器兼容到一起，给出译码起始控制信号和解交织后的待译码数据，码字选择器选择其中一个码字译码器的译码结果输出到输出缓存与控制电路，按一定的规则将译码后数据存入到另一个块随机存储器BlockRAM2中，输出交织后的译码数据和帧头标志信号。

Description

码率兼容RS码译码器
技术领域
本发明涉及一种主要用于可靠数字传输空间信道纠错的码率兼容RS译码器的硬件设计方法。
背景技术
ＲＳ码是差错控制领域中一类重要的线性分组码，由于具有很强的纠随机错和突发错的能力，RS码在纠正随机符号错误和随机突发错误方面非常有效，因而被广泛应用于各种差错控制系统中，在高可靠通信和数据存贮领域得到广泛的应用，以进行差错控制，且已被NASA、ESA、CCSDS等空间组织接受，用于空间信道纠错。为了减小译码器的时延，提高了译码的速率，现有技术符合CCSDS标准的RS（255，223）码译码器的硬件实现结构，使用了Verilog语言，8位并行时域译码算法，无逆BM迭代译码算法，钱搜索算法和Fomey算法，采用三级流水线结构，将适合计算机仿真计算的算法转换成适合硬件实现的结构，完成译码器的设计与实现。但现有RS码译码器无法将多个不同码率的译码器高效的兼容到一起，如图2所示，对于每一个RS码译码器，需要多个输入输出存储器，且需要单独的解交织和交织电路，浪费了大量的硬件资源。
发明内容
为了克服现有RS码译码器电路存在的上述缺陷，本发明的目的是提供一种可节省大量硬件资源的码率兼容RS码译码器。该译码器电路能够有效的将两个RS码译码器兼容到一起，巧妙地利用BlockRAM的读写地址进行解交织和交织，且整个译码器仅需要两个BlockRAM，以解决将多个不同码率的译码器高效的兼容到一起的问题，使得硬件资源利用率大大提高。
本发明解决其技术问题所采用的技术方案是：一种码率兼容RS码译码器，包括，输入缓存与控制电路、码字译码器电路和输出缓存与控制电路，其特征在于：输入缓存与控制电路根据译码器接收到的数据帧头信号和1～8可选交织深度参数的控制，将接收到的一帧待译码数据存入到一个块随机存储器BlockRAM1中，同时通过写地址和读地址将数据处理成适合码字译码器需要的数据形式，输出到两个不同码字译码器并联组成的码字译码器电路中，将两种不同码率的RS码译码器兼容到一起，给出译码起始控制信号和解交织后的待译码数据，码字选择器选择其中一个码字译码器的译码结果输出到输出缓存与控制电路，按一定的规则将译码后数据存入到另一个块随机存储器BlockRAM2中，输出交织后的译码数据和帧头标志信号。
本发明相比于现有技术具有如下有益效果：
本发明将CCSDS标准中RS（255,223），RS（255,239）两种码率的RS码兼容到一起，通过输入输出控制部分结合存储单元的巧妙利用，实现了解交织及交织的功能，且使得输入缓存和输出缓存分别只需要一个块随机存储器BlockRAM。整个译码器仅需要两个块随机存储器BlockRAM，节省了大量存储和逻辑资源，有效解决了多个RS码译码器兼容到一起需要占用大量硬件资源的困难。
本发明利用BlockRAM的读写地址进行解交织和交织，将两个RS码译码器兼容到一起，克服了现有技术RS码译码器不能将多个不同码率的译码器兼容到一起，需要多个输入输出存储器，且需要单独的解交织和交织电路，浪费大量硬件资源的不足。
利用本发明，将输入缓存和输出缓存的BlockRAM存储空间各增大一倍，利用乒乓操作的原理还可以实现RS码的连续译码。
附图说明
下面结合附图和实施例对本专利进一步说明。
图1是本发明码率兼容RS译码器组成框图。
图2是现有技术RS译码器的电路原理框图。
具体实施方式
在图1描述的码率兼容RS码译码器的实施例中，码率兼容RS译码器硬件电路主要由3部分组成，输入缓存与控制部分、码字译码器部分、输出缓存与控制部分。输入缓存与控制部分实现输入数据的缓存与解交织，并将数据处理成适合码字译码器需要的数据形式输出到码字译码器，码字译码器部分由不同码字的译码器组成，输出缓存与控制部分将译码器输出的译码结果缓存并按要求输出。具体地说，码率兼容RS译码器主要由输入缓存与控制电路、码字译码器电路、输出缓存与控制电路组成，其中，输入缓存与控制电路根据接收到的数据帧头信号和交织深度（1～8可选）参数的控制，将接收到的一帧待译码数据存入到一个块随机存储器BlockRAM1中，通过写地址和读地址将CCSDS标准中RS（255,223），RS（255,239）两种码率兼容到一起，交织深度1～8可控,灵活应用实现解交织，码字选择器选择其中一个码字译码器的译码结果输出到输出缓存与控制电路，按一定的规则将译码后数据存入到BlockRAM2中，将解交织后的待译码数据输出并给出译码起始等控制信号。
码字译码器电路由CCSDS标准中RS（255,223）和RS（255,239）两个并联译码器组成，每个译码器仅实现一个长度为255字节的待译码数据的译码功能，这两个译码器的实现可以调用FPGA中的IPcore，也可以自己编程实现，两个译码器译码完成后通过码字选择参数和相关控制信号，选择其中一个码字译码器的译码结果输出到输出缓存与控制电路。
存储待译码数据时，存储待译码数据的一个块随机存储器BlockRAM1按最大支持交织深度（8）的帧长长度开辟存储空间，输入的待译码数据按0,1,…k，8,9,…8+k,16,17…16+k,……，254*8，254*8+1…254*8+k的写地址顺序进行存储，在读出译码数据时按照0,8,16,…254*8,1,9,…254*8+1,……，k,k+8,…254*8+k的读地址顺序读出待译码数据送到码字译码器中，其中，k为实际交织深度。
在码率兼容RS码译码器中，码字译码器电路由CCSDS标准中RS（255,223）和RS（255,239）译码器组成，每个译码器仅实现一个长度为255字节的待译码数据的译码功能，这两个码字译码器可以调用FPGA中的IPcore，也可以自己编程实现，两个译码器译码结束后通过码字选择参数和相关控制信号将其中一个译码器的译码结果送出。
码率兼容RS码译码器中，输出缓存与控制电路接收到码字译码器输出的译码后数据及控制信号后，按一定的规则将译码后数据存入到BlockRAM2中，并通过写地址和读地址的灵活应用实现交织功能，然后将交织后的译码后数据和帧头等信号输出。
存储译码后的数据时，存储译码后数据的BlockRAM2按最大支持的交织深度的数据帧长长度开辟存储空间，输入的译码后数据按0,8,16,…254*8,1,9,…254*8+1,……，k,k+8,…254*8+k的写地址顺序进行存储，在读出译码数据时按照0,1,…k，8,9,…8+k,16,17…16+k,……，254*8，254*8+1…254*8+k的读地址顺序读出译码后数据输出，其中，k为交织深度。上述电路可以在可编程门阵列芯片FPGA芯片中实现，也可在ASIC芯片中实现，其结构简单，占用硬件资源较少。
本发明中包括但不限于CCSDS标准中RS（255,223），RS（255,239）两种码率的RS码译码器。

Claims (5)

1.一种码率兼容RS码译码器，包括，输入缓存与控制电路、码字译码器电路和输出缓存与控制电路，其特征在于：输入缓存与控制电路根据译码器接收到的数据帧头信号和1～8可选交织深度参数的控制，将接收到的一帧待译码数据存入到一个块随机存储器BlockRAM1中，同时通过写地址和读地址将数据处理成适合码字译码器需要的数据形式，输出到两个不同码字译码器并联组成的码字译码器电路中，将两种不同码率的RS码译码器兼容到一起，给出译码起始控制信号和解交织后的待译码数据，码字选择器选择其中一个码字译码器的译码结果输出到输出缓存与控制电路，按一定的规则将译码后数据存入到另一个块随机存储器BlockRAM2中，输出交织后的译码数据和帧头标志信号。
2.按权利要求1所述码率兼容RS码译码器，其特征在于：码字译码器电路由CCSDS标准中RS（255,223）和RS（255,239）两个并联译码器组成，每个译码器仅实现一个长度为255字节的待译码数据的译码功能，两个译码器译码完成后通过码字选择参数和相关控制信号，选择其中一个码字译码器的译码结果输出到输出缓存与控制电路。
3.按权利要求1或2所述的码率兼容RS码译码器，其特征在于：存储待译码数据时，存储待译码数据的一个块随机存储器BlockRAM1按最大支持交织深度8的帧长长度开辟存储空间，输入的待译码数据按0,1,…k，8,9,…8+k,16,17…16+k,……，254*8，254*8+1…254*8+k的写地址顺序进行存储，在读出译码数据时按照0,8,16,…254*8,1,9,…254*8+1,……，k,k+8,…254*8+k的读地址顺序读出待译码数据送到码字译码器中，其中，k为交织深度。
4.权利要求1或2所述的输入缓存与控制电路，其特征在于：存储译码后的数据时，存储译码后数据的BlockRAM2按最大支持交织深度8的数据帧长长度开辟存储空间，输入译码后数据按0,8,16,…254*8,1,9,…254*8+1,……，k,k+8,…254*8+k写地址的顺序进行存储，在读出译码数据按照0,1,…k，8,9,…8+k,16,17…16+k,……，254*8，254*8+1…254*8+k的读地址顺序读出译码后数据输出。
5.按权利要求1或者2所述的码率兼容RS码译码器，其特征在于：将输入缓存和输出缓存的BlockRAM存储空间各增大一倍，利用乒乓操作的原理实现RS码的连续译码。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112511171A (zh) * 2020-11-19 2021-03-16 山东云海国创云计算装备产业创新中心有限公司 一种压缩数据解码方法、装置、设备及可读存储介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1427573A (zh) * 2001-12-19 2003-07-02 深圳市中兴通讯股份有限公司上海第二研究所 卷积交织器及其数据读写方法
CN1638478A (zh) * 2004-03-29 2005-07-13 上海交通大学 数字电视地面广播混合传输系统的信道编码方法
US20070201516A1 (en) * 2006-02-28 2007-08-30 Lg Electronics Inc. Dtv transmitting system and receiving system and method of processing broadcast signal
US20100185920A1 (en) * 2007-06-25 2010-07-22 Jae Hyung Song Digital broadcast system, and data processing method
CN101969358A (zh) * 2010-09-29 2011-02-09 航天恒星科技有限公司 一种用于空间通信的高速并行rs译码方法
CN102208961A (zh) * 2011-05-17 2011-10-05 中国电子科技集团公司第十研究所 适应ccsds标准的低时延r-s编/译码器实现方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1427573A (zh) * 2001-12-19 2003-07-02 深圳市中兴通讯股份有限公司上海第二研究所 卷积交织器及其数据读写方法
CN1638478A (zh) * 2004-03-29 2005-07-13 上海交通大学 数字电视地面广播混合传输系统的信道编码方法
US20070201516A1 (en) * 2006-02-28 2007-08-30 Lg Electronics Inc. Dtv transmitting system and receiving system and method of processing broadcast signal
US20100185920A1 (en) * 2007-06-25 2010-07-22 Jae Hyung Song Digital broadcast system, and data processing method
CN101969358A (zh) * 2010-09-29 2011-02-09 航天恒星科技有限公司 一种用于空间通信的高速并行rs译码方法
CN102208961A (zh) * 2011-05-17 2011-10-05 中国电子科技集团公司第十研究所 适应ccsds标准的低时延r-s编/译码器实现方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
侯毅 等: "多码率RS码部分并行译码结构设计", 《北京航空航天大学学报》 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112511171A (zh) * 2020-11-19 2021-03-16 山东云海国创云计算装备产业创新中心有限公司 一种压缩数据解码方法、装置、设备及可读存储介质

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