CN103779192A - 形成多晶硅薄膜的方法以及形成薄膜晶体管的方法 - Google Patents
形成多晶硅薄膜的方法以及形成薄膜晶体管的方法 Download PDFInfo
- Publication number
- CN103779192A CN103779192A CN201210408408.3A CN201210408408A CN103779192A CN 103779192 A CN103779192 A CN 103779192A CN 201210408408 A CN201210408408 A CN 201210408408A CN 103779192 A CN103779192 A CN 103779192A
- Authority
- CN
- China
- Prior art keywords
- substrate
- electrode
- technique
- amorphous silicon
- order
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 159
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 64
- 239000010409 thin film Substances 0.000 title claims abstract description 62
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000010438 heat treatment Methods 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 238000000059 patterning Methods 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 230000008569 process Effects 0.000 claims abstract description 11
- 239000012528 membrane Substances 0.000 claims description 75
- 229920005591 polysilicon Polymers 0.000 claims description 56
- 239000010410 layer Substances 0.000 claims description 54
- 239000010408 film Substances 0.000 claims description 24
- 238000005229 chemical vapour deposition Methods 0.000 claims description 13
- 238000012545 processing Methods 0.000 claims description 11
- 238000005516 engineering process Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 239000011241 protective layer Substances 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 238000010894 electron beam technology Methods 0.000 claims description 3
- 150000003376 silicon Chemical class 0.000 claims 3
- 238000000427 thin-film deposition Methods 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 36
- 238000004519 manufacturing process Methods 0.000 description 20
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 9
- 238000000137 annealing Methods 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000003708 ampul Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000013532 laser treatment Methods 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000013077 target material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种形成多晶硅薄膜的方法以及一种形成薄膜晶体管的方法。形成多晶硅薄膜的方法包括下列步骤。首先，提供一基底。然后，进行一硅薄膜沉积工艺，用以在基底上形成一非晶硅薄膜。接着，对基底进行一加热处理，用以使非晶硅薄膜转变为一多晶硅薄膜。形成薄膜晶体管的方法包括下列步骤。首先，提供基底。然后，进行硅薄膜沉积工艺，用以在基底上形成非晶硅薄膜。接着，对基底进行加热处理，用以使非晶硅薄膜转变为多晶硅薄膜。然后，对多晶硅薄膜进行一第一图案化工艺，用以形成一半导体图案。之后，形成一栅极电极、一栅极介电层、一源极电极以及一漏极电极。
Description
技术领域
本发明是涉及一种形成多晶硅薄膜的方法以及一种形成薄膜晶体管的方法，特别涉及一种先在基底上形成非晶硅薄膜，然后再利用加热处理用以使非晶硅薄膜经由高温退火的方式转变为一多晶硅薄膜的方法以及利用此多晶硅薄膜形成薄膜晶体管的方法。
背景技术
近年来，各种平面显示器的应用发展迅速，各类生活用品例如电视、移动电话、汽车、甚至是冰箱，都可见与平面显示器互相结合的应用。而薄膜晶体管(thin film transistor,TFT)是一种广泛应用在平面显示器技术的半导体组件，例如应用在液晶显示器(liquid crystal display,LCD)、有机发光二极管(organic light emitting diode,OLED)显示器以及电子纸(electronic paper,E-paper)等显示器中。
目前显示器领域使用的薄膜晶体管主要包括有非晶硅薄膜晶体管(amorphous silicon TFT，a-Si TFT)与多晶硅薄膜晶体管(poly silicon TFT)。其中非晶硅薄膜晶体管由于具有制造工艺技术成熟以及合格率高的优点，目前仍是显示器领域中的主流。但非晶硅薄膜晶体管受到非晶硅半导体材料本身特性的影响，使其电子移动率(mobility)无法大幅且有效地通过制造工艺或组件设计的调整来改善，故无法满足较高规格显示器的需求。多晶硅薄膜晶体管受惠在其多晶硅材料的特性，在电子移动率上有大幅的改善。一般多晶硅薄膜的制造方式是先形成非晶硅薄膜后再经由激光退火处理来使非晶硅薄膜结晶化而获得多晶硅薄膜。然而，成膜后再结晶化的处理不仅造成工艺时间增加、成本上升以及影响整体生产效率，还有在大尺寸基底制造工艺时成膜均匀性不佳等问题而造成产品应用上受到了限制。
发明内容
本发明的目的在提供一种形成多晶硅薄膜的方法以及一种形成薄膜晶体管的方法，通过先在基底上形成非晶硅薄膜，然后再利用加热处理用以使非晶硅薄膜经由高温退火的方式转变为一多晶硅薄膜，并利用此多晶硅薄膜形成一薄膜晶体管。
本发明提供一种形成多晶硅薄膜的方法，此方法包括下列步骤。首先，提供一基底。然后，进行一硅薄膜沉积工艺，用以在基底上形成一非晶硅薄膜。接着，对基底进行一加热处理，用以使非晶硅薄膜转变为一多晶硅薄膜。
本发明提供一种形成薄膜晶体管的方法，此方法包括下列步骤。首先，提供一基底。然后，进行一硅薄膜沉积工艺，用以在基底上形成一非晶硅薄膜。接着，对基底进行一加热处理，用以使非晶硅薄膜转变为一多晶硅薄膜。然后，对多晶硅薄膜进行一第一图案化工艺，用以形成一半导体图案。之后，形成一栅极电极、一栅极介电层、一源极电极以及一漏极电极。
附图说明
图1所示为本发明第一优选实施例的形成多晶硅薄膜的方法的流程示意图。
图2到图4所示为本发明第一优选实施例的形成多晶硅薄膜的方法示意图。
图5所示为本发明第二优选实施例的形成薄膜晶体管的方法的流程示意图。
图6到图8所示为本发明第二优选实施例的形成薄膜晶体管的方法示意图。
图9所示为本发明第三优选实施例的形成薄膜晶体管的方法的流程示意图。
图10到图13所示为本发明第三优选实施例的形成薄膜晶体管的方法示意图。
图14所示为本发明第四优选实施例的形成薄膜晶体管的方法的流程示意图。
图15与图16所示为本发明第四优选实施例的形成薄膜晶体管的方法示意图。
图17所示为本发明第五优选实施例的形成薄膜晶体管的方法的流程示意图。
图18到图20所示为本发明第五优选实施例的形成薄膜晶体管的方法示意图。
图21所示为本发明第六优选实施例的形成薄膜晶体管的方法示意图。
其中，附图标记说明如下：
30 栅极介电层 32 栅极介电层
33 栅极介电层 34 栅极介电层
40D 漏极电极 40G 栅极电极
40S 源极电极 43D 漏极电极
43S 源极电极 44G 栅极电极
50 保护层 53G 栅极电极
60D 漏极电极 60G 辅助电极
60S 源极电极 64D 漏极电极
64S 源极电极 74 蚀刻阻挡层
110 基底 120 非晶硅薄膜
121 多晶硅薄膜 121P 半导体图案
122 非晶硅掺杂层 123 多晶硅掺杂层
123P 图案化掺杂层 130 炉管装置
131 石英管 132 加热源
220 非晶硅薄膜 221 多晶硅薄膜
221P 半导体图案 222 非晶硅掺杂层
223 多晶硅掺杂层 223P 图案化掺杂层
RG 反应气体 S110 步骤
S120 步骤 S130 步骤
S14-S20 步骤 S22-S26 步骤
S34-S37 步骤 S42-S47 步骤
SS 硅源 T1 薄膜晶体管
T2 薄膜晶体管 T3 薄膜晶体管
T4 薄膜晶体管 T5 薄膜晶体管
V1 第一开口 V2 第二开口
V3 第三开口 V4 第二开口
具体实施方式
请参考图1到图4。图1所示为本发明第一优选实施例的形成多晶硅薄膜的方法的流程示意图。图2到图4所示为本实施例的形成多晶硅薄膜的方法示意图。为了方便说明，本发明的各附图仅为示意用以容易了解本发明，其详细的比例可依照设计的需求进行调整。如图1到图4所示，本发明的第一优选实施例提供一种形成多晶硅薄膜的方法，此方法包括下列步骤。首先，进行步骤S110，提供一基底110。基底110可包括玻璃基底、陶瓷基底或其他适合材料所形成的基底。然后，进行步骤S120，进行一硅薄膜沉积工艺，用以在基底110上形成一非晶硅薄膜120。本实施例的硅薄膜沉积工艺可包括为一化学气相沉积(chemical vapor deposition,CVD)工艺(如图2所示)、一物理气相沉积(physical vapor deposition,PVD)工艺(如图3所示)或其他适合的硅薄膜沉积工艺。如图2所示，本实施例的非晶硅薄膜120的形成方式可通过通入一反应气体RG提供硅的来源，用以在基底110上进行非硅薄膜沉积。反应气体RG可包括硅甲烷(silane,SiH4)或二氯硅烷(SiH2Cl2)，利用将硅甲烷或二氯硅烷解离可在基底110上进行硅薄膜沉积。值得说明的是，上述的化学气相沉积工艺可包括等离子体加强化学气相沉积(plasma enhanced chemicalvapor deposition,PECVD)工艺、有机金属化学气相沉积(metal-organic chemicalvapor deposition,MOCVD)工艺或低压化学气相沉积(low pressure physicalvapor deposition,LPCVD)工艺，但并不以此为限。此外，如图3所示，本实施例的非晶硅薄膜120的形成方式也可通过一硅源SS例如硅靶材进行溅镀(sputtering)，用以在基底110上进行硅薄膜沉积。
接着，如图1到图4所示，进行步骤S130，对基底110进行一加热处理，用以使非晶硅薄膜120经由高温退火的方式转变为一多晶硅薄膜121。值得说明的是，上述的加热处理对基底110的加热温度优选是大体上介在摄氏650度到摄氏700度之间，但并不以此为限。此外，上述的加热处理可包括利用一加热装置130对基底110进行加热，此加热装置130可包括一炉管(furnacetube)装置、一光(light source)加热装置、一离子束(ion beam)加热装置、一电子束(electrode beam)加热装置、一灯丝加热装置或其他适合的加热装置。本实施例是以炉管装置来进行说明，但并不以此为限。如图4所示，加热装置130可包括一石英管131以及多个加热源132。各加热源可包括一衬托器(susceptor)加热源、一热阻式加热源、一射频(radio frequency，RF)加热源、一红外线(infrared，IR)加热源或其他适合的加热源，用以对基底110进行加热。由于本发明是以加热方式使得非晶硅薄膜120经由高温退火的方式转变为一多晶硅薄膜121。故可不需进行激光退火处理，进而达到降低成本以及获得均匀多晶硅薄膜的目的并可适用在大尺寸基底上形成多晶硅薄膜。
下文将针对本施样态进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的组件是以相同的标号进行标示，用以方便在各实施例间互相对照。
请参考图5到图8。图5所示为本发明第二优选实施例的形成薄膜晶体管的方法的流程示意图。图6到图8所示为本实施例的形成薄膜晶体管的方法示意图。如图5到图8所示，本实施例提供一种形成薄膜晶体管的方法，此方法包括下列步骤。首先，进行步骤S110，提供基底110。然后，进行步骤S120，进行一硅薄膜沉积工艺，用以在基底110上形成一非晶硅薄膜120。本实施例的硅薄膜沉积工艺可包括为一物理气相沉积工艺或一化学气相沉积工艺例如一等离子体加强化学气相沉积工艺、一有机金属化学气相沉积工艺或一低压化学气相沉积工艺，但并不以此为限。非晶硅薄膜120的制造方式已在上述第一优选实施例中说明，故在此并不再赘述。接着，进行步骤S130，对基底110进行一加热处理，用以使非晶硅薄膜120经由高温退火的方式转变为一多晶硅薄膜121。上述的加热处理对基底110的加热温度优选是大体上介在摄氏650度到摄氏700度之间，但并不以此为限。本实施例的加热处理的相关技术特征例如加热装置的种类与结构、加热源的种类以及加热温度条件等是与上述第一优选实施例相似，故在此并不再赘述。换句话说，在本实施例的形成薄膜晶体管的方法中，步骤S110、步骤S120以及步骤S130优选是与上述第一优选实施例的形成多晶硅薄膜的方法相同，但并不以此为限。
然后，如图5与图7所示，进行步骤S14，对多晶硅薄膜121进行一第一图案化工艺，用以形成一半导体图案121P。接着，进行步骤S15，形成一栅极介电层30，用以覆盖半导体图案121P与基底110。之后，进行步骤S16，在栅极介电层30上形成一栅极电极40G。换句话说，本实施例的栅极介电层30是在第一图案化工艺之后形成，且栅极电极40G是在栅极介电层30之后形成。然后，进行步骤S17，在栅极电极40G形成之后进行一离子注入工艺，用以在半导体图案121P中形成多个掺杂区121D。值得说明的是，本实施例的掺杂区2121D优选是为一P型掺杂的多晶硅材料，但并不以此为限。此外，本实施例的栅极电极40G可做为进行上述的离子注入工艺时的遮罩，故可借此达到简化制造工艺以及产生自对准(self-aligned)的效果，但并不以此为限。此外，本实施例的形成薄膜晶体管的方法可还包括在离子注入工艺后，也就是步骤S17之后，在步骤S18中进行一加热活化工艺，用以活化掺杂区121D。此加热活化工艺优选是以光加热、离子束加热、电子束加热、炉管加热或灯丝加热的方式进行，但并不以此为限。接着，如图5与图8所示，进行步骤S19，在栅极介电层30以及栅极电极40G上形成一保护层50，并在保护层50以及栅极介电层30中形成多个第一开口V1，用以至少部分暴露出掺杂区121D。然后，进行步骤S20，形成一源极电极60S与一漏极电极60D，用以形成如图8中所示的一薄膜晶体管T1。在本实施例中，源极电极60S与漏极电极60D是通过第一开口V1与掺杂区121D接触用以形成电连接，且在形成第一开口V1时可同时在保护层50中形成一第三开口V3，用以至少部分暴露栅极电极40G，但并不以此为限。此外，在本实施例的制造方法中，也可视需要在形成源极电极60S与漏极电极60D的制造工艺步骤中一并形成一辅助电极60G，且使辅助电极60G通过第三开口V3与栅极电极40G接触用以形成电连接。换句话说，源极电极60S、漏极电极60D以及辅助电极60G可由对一导电层进行图案化而同时形成，但并不以此为限。本实施例的薄膜晶体管T1可视为一上栅极(top gate)多晶硅薄膜晶体管。
请参考图9到图13。图9所示为本发明第三优选实施例的形成薄膜晶体管的方法的流程示意图。图10到图13所示为本实施例的形成薄膜晶体管的方法示意图。如图9到图13所示，本实施例的形成薄膜晶体管的方法与上述第二优选实施例不同的地方在于，本实施例的方法是在步骤S110之后进行步骤S22，进行一硅薄膜沉积工艺，用以在基底110上形成一非晶硅薄膜120以及一非晶硅掺杂层122。本实施例的非晶硅掺杂层122可包括一P型掺杂的非晶硅材料，但并不以此为限。也就是说，本实施例优选是利用单一的硅薄膜沉积工艺而在非晶硅薄膜120上形成非晶硅掺杂层122，用以达到简化制造工艺步骤的效果，但并不以此为限。然后，如图9到图11所示，进行步骤S23，对基底110行一加热处理，用以使非晶硅薄膜120经由高温退火的方式转变为一多晶硅薄膜121，且使非晶硅掺杂层122经由加热处理后转变为一多晶硅掺杂层123。本实施例的加热处理的相关技术特征例如加热装置的种类与结构、加热源的种类以及加热温度条件等与上述第一优选实施例相似，故在此并不再赘述。
接着，如图9与图12所示，进行步骤S24，对多晶硅薄膜121进行一第一图案化工艺，用以形成一半导体图案121P，并对多晶硅掺杂层123进行一第二图案化工艺，用以形成一图案化掺杂层123P。本实施例的第一图案化工艺以及第二图案化工艺可包括一整合的单一光刻工艺，用以达到简化制造工艺步骤的效果，但并不以此为限。在本发明的其他优选实施例中，也可视需要分别进行第一图案化工艺与第二图案化工艺。然后，如图9与图13所示，进行步骤S25，在第二图案化工艺之后形成一栅极介电层32，用以覆盖半导体图案121P与图案化掺杂层123P。栅极介电层32可包括多个第二开口V2，用以至少部分暴露出图案化掺杂层123P。然后，进行步骤S26，形成一栅极电极40G、一源极电极40S以及一漏极电极40D，用以形成如图13中所示的一薄膜晶体管T2。换句话说，栅极电极40G、源极电极40S以及漏极电极40D是在栅极介电层32之后形成，且栅极电极40G、源极电极40S以及漏极电极40D优选是由同一工艺步骤形成，用以达到简化制造工艺步骤的效果。举例来说，栅极电极40G、源极电极40S以及漏极电极40D可由对一导电层进行图案化而同时形成，但并不以此为限。源极电极40S与漏极电极40D是通过第二开口V2与图案化掺杂层123P接触而形成电连接。由于本实施例的多晶硅掺杂层123可与多晶硅薄膜121通过同一硅薄膜沉积工艺以及同一加热处理来形成，故可不需额外进行离子注入工艺，进而可达到简化制造工艺以及降低生产成本的效果。
请参考图14到图16。图14所示为本发明第四优选实施例的形成薄膜晶体管的方法的流程示意图。图15与图16所示为本实施例的形成薄膜晶体管的方法示意图。如图14到图16所示，本实施例的形成薄膜晶体管的方法与上述第三优选实施例不同的地方在于，本实施例的方法是在步骤S23之后进行步骤S34，对多晶硅薄膜121进行一第一图案化工艺，用以形成一半导体图案121P。然后，进行步骤S35，在多晶硅掺杂层123上形成一源极电极43S以及一漏极电极43D，并对多晶硅掺杂层123进行一第二图案化工艺，用以形成一图案化掺杂层123P。本实施例的第二图案化工艺以及形成源极电极43S与漏极电极43D的工艺步骤可整合在一单一光刻工艺中，用以达到简化制造工艺步骤的效果，但并不以此为限。也就是说，图案化掺杂层123P优选是与源极电极43S以及漏极电极43D由同一工艺步骤形成。此外，在本发明的其他优选实施例中，第二图案化工艺也可视需要在源极电极43S与漏极电极43D形成之后进行，且源极电极43S与漏极电极43D可做为进行上述的第二图案化工艺时的遮罩，故可借此达到简化制造工艺的效果，但并不以此为限。接着，进行步骤S36，在第二图案化工艺之后形成一栅极介电层33，用以覆盖源极电极43S、漏极电极43D、图案化掺杂层123P以及半导体图案121P。栅极介电层33包括多个第二开口V4，用以至少部分暴露出源极电极43S与漏极电极43D。之后，进行步骤S37，在栅极介电层33上形成一栅极电极53G，用以形成如图16中所示的一薄膜晶体管T3。
请参考图17到图20。图17所示为本发明第五优选实施例的形成薄膜晶体管的方法的流程示意图。图18到图20所示为本实施例的形成薄膜晶体管的方法示意图。如图17到图20所示，本实施例的形成薄膜晶体管的方法包括下列步骤。首先，进行步骤S110，提供一基底110。然后，进行步骤S42，在基底110上形成一栅极电极44G。接着，进行步骤S43，形成一栅极介电层34用以覆盖栅极电极44G与基底110。之后，进行步骤S44，进行一硅薄膜沉积工艺，用以形成一非晶硅薄膜220以及一非晶硅掺杂层222。接着，进行步骤S45，对基底110进行一加热处理，用以使非晶硅薄膜220经由高温退火的方式转变为一多晶硅薄膜221，且使非晶硅掺杂层222经由加热处理后转变为一多晶硅掺杂层223。本实施例的加热处理的相关技术特征例如加热装置的种类与结构、加热源的种类以及加热温度条件等与上述第一优选实施例相似，故在此并不再赘述。
然后，如图17与图20所示，进行步骤S46，对多晶硅薄膜221进行一第一图案化工艺，用以形成一半导体图案221P。之后，进行步骤S47，形成一源极电极64S以及一漏极电极64D，并对多晶硅掺杂层223进行一第二图案化工艺，用以形成一图案化掺杂层223P，并形成如图20所示的一薄膜晶体管T4。在本实施例中，如图18到图20所示，栅极电极44G与栅极介电层34是在非晶硅薄膜220与非晶硅掺杂层222之前形成，且源极电极64S以及漏极电极64D是在多晶硅薄膜221与多晶硅掺杂层223之后形成，故本实施例的薄膜晶体管T4可视为一底栅极(bottom gate)多晶硅薄膜晶体管。值得说明的是，在本实施例中，图案化掺杂层223P优选是与源极电极64S以及漏极电极64D由同一工艺步骤形成。也就是说，本实施例的第二图案化工艺以及形成源极电极64S与漏极电极64D的工艺步骤优选可整合在同一光刻工艺中，用以达到简化制造工艺步骤的效果，但并不以此为限。
请参考图21。图21所示为本发明第六优选实施例的形成薄膜晶体管的方法示意图。如图21所示，本实施例的形成薄膜晶体管的方法与上述第五优选实施例不同的地方在于，本实施例的形成薄膜晶体管的方法还包括在半导体图案221P上形成一蚀刻阻挡层74。也就是说，蚀刻阻挡层74是在多晶硅掺杂层223之前形成，且图案化掺杂层223P是至少部分覆盖蚀刻阻挡层74。蚀刻阻挡层74可用以避免在形成图案化掺杂层223P时对半导体图案221P产生破坏，故可提高第二图案化工艺的变异容许程度，并提高如图21中所示的薄膜晶体管T5的电性表现。
综上所述，本发明是先在基底上形成非晶硅薄膜，然后再利用加热处理使非晶硅薄膜经由高温退火的方式转变为一多晶硅薄膜，不需利用激光处理的方式达成结晶化，故可因此达到降低生产成本、提高生产效率以及改善大面积化的均匀性等目的。此外，本发明的形成多晶硅薄膜的方法可利用在形成薄膜晶体管的方法中，进而达到简化制造工艺与降低生产成本的效果。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (21)
1.一种形成多晶硅薄膜的方法，其特征在于，包括：
提供一基底；
进行一硅薄膜沉积工艺，用以在该基底上形成一非晶硅薄膜；以及
对该基底进行一加热处理，用以使该非晶硅薄膜转变为一多晶硅薄膜。
2.根据权利要求1所述的方法，其特征在于，该加热处理对该基底的加热温度是介在摄氏650度到摄氏700度之间。
3.根据权利要求1所述的方法，其特征在于，该加热处理包括利用一炉管装置对该基底进行加热。
4.根据权利要求3所述的方法，其特征在于，该炉管装置包括一热阻式加热源、一射频加热源或一红外线加热源，用以对该基底进行加热。
5.根据权利要求1所述的方法，其特征在于，该硅薄膜沉积工艺包括一化学气相沉积工艺或一物理气相沉积工艺。
6.根据权利要求5所述的方法，其特征在于，该化学气相沉积工艺包括一等离子体加强化学气相沉积工艺、一有机金属化学气相沉积工艺或一低压化学气相沉积工艺。
7.一种形成薄膜晶体管的方法，其特征在于，包括：
提供一基底；
进行一硅薄膜沉积工艺，用以在该基底上形成一非晶硅薄膜；
对该基底进行一加热处理，用以使该非晶硅薄膜转变为一多晶硅薄膜；
对该多晶硅薄膜进行一第一图案化工艺，用以形成一半导体图案；
形成一栅极电极；
形成一栅极介电层；以及
形成一源极电极与一漏极电极。
8.根据权利要求7所述的方法，其特征在于，该加热处理对该基底的加热温度是介在摄氏650度到摄氏700度之间。
9.根据权利要求7所述的方法，其特征在于，该加热处理包括利用一炉管装置对该基底进行加热。
10.根据权利要求9所述的方法，其特征在于，该炉管装置包括一热阻式加热源、一射频加热源或一红外线加热源，用以对该基底进行加热。
11.根据权利要求7所述的方法，其特征在于，该硅薄膜沉积工艺包括一物理气相沉积工艺、一等离子体加强化学气相沉积工艺、一有机金属化学气相沉积工艺或一低压化学气相沉积工艺。
12.根据权利要求7所述的方法，其特征在于，该栅极介电层是在该第一图案化工艺之后形成，且该栅极电极是在该栅极介电层之后形成。
13.根据权利要求12所述的方法，其特征在于，还包括：
在该栅极电极形成之后进行一离子注入工艺，用以在该半导体图案中形成多个掺杂区；
在该栅极介电层以及该栅极电极上形成一保护层；以及
在该保护层以及该栅极介电层中形成多个第一开口，用以至少部分暴露出该些掺杂区，且该源极电极与该漏极电极是通过该些第一开口与该些掺杂区接触。
14.根据权利要求13所述的方法，其特征在于，还包括：
在完成该离子注入工艺后进行一加热活化工艺，其中该加热活化工艺是以光加热、离子束加热、电子束加热、炉管加热或灯丝加热的方式进行。
15.根据权利要求7所述的方法，其特征在于，还包括：
利用该硅薄膜沉积工艺在该非晶硅薄膜上形成一非晶硅掺杂层，其中该非晶硅掺杂层经由该加热处理后转变为一多晶硅掺杂层；以及
对该多晶硅掺杂层进行一第二图案化工艺，用以形成一图案化掺杂层。
16.根据权利要求15所述的方法，其特征在于，该栅极介电层是在该第二图案化工艺之后形成，且该栅极介电层包括多个第二开口，用以至少部分暴露出该图案化掺杂层，且该源极电极与该漏极电极是通过该些第二开口与该图案化掺杂层接触。
17.根据权利要求16所述的方法，其特征在于，该栅极电极、该源极电极以及该漏极电极是在该栅极介电层之后形成，且该栅极电极、该源极电极以及该漏极电极是由同一工艺步骤形成。
18.根据权利要求15所述的方法，其特征在于，该图案化掺杂层是与该源极电极以及该漏极电极由同一工艺步骤形成，该栅极介电层是在该源极电极以及该漏极电极之后形成，且该栅极介电层包括多个第二开口，用以至少部分暴露出该源极电极与该漏极电极。
19.根据权利要求15所述的方法，其特征在于，该栅极电极与该栅极介电层是在该非晶硅薄膜与该非晶硅掺杂层之前形成，且该源极电极以及该漏极电极是在该多晶硅薄膜与该多晶硅掺杂层之后形成。
20.根据权利要求19所述的方法，其特征在于，该图案化掺杂层是与该源极电极以及该漏极电极由同一工艺步骤形成。
21.根据权利要求19所述的方法，其特征在于，还包括在该半导体图案上形成一蚀刻阻挡层，其中该图案化掺杂层是至少部分覆盖该蚀刻阻挡层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210408408.3A CN103779192A (zh) | 2012-10-23 | 2012-10-23 | 形成多晶硅薄膜的方法以及形成薄膜晶体管的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210408408.3A CN103779192A (zh) | 2012-10-23 | 2012-10-23 | 形成多晶硅薄膜的方法以及形成薄膜晶体管的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103779192A true CN103779192A (zh) | 2014-05-07 |
Family
ID=50571320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210408408.3A Pending CN103779192A (zh) | 2012-10-23 | 2012-10-23 | 形成多晶硅薄膜的方法以及形成薄膜晶体管的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103779192A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020111040A1 (en) * | 1995-09-08 | 2002-08-15 | Semiconductor Energy Laboratory Co., Ltd., A Japanese Corporation | Method and apparatus for manufacturing a semiconductor device |
| CN1731571A (zh) * | 2005-08-29 | 2006-02-08 | 友达光电股份有限公司 | 薄膜晶体管及其制造方法 |
| US7253036B2 (en) * | 2004-05-04 | 2007-08-07 | Woon Suh Paik | Method of forming gate insulation film using plasma method of fabricating poly-silicon thin film transistor using the same |
| CN101996869A (zh) * | 2009-08-31 | 2011-03-30 | 北大方正集团有限公司 | 多晶硅薄膜的制造方法及装置 |
-
2012
- 2012-10-23 CN CN201210408408.3A patent/CN103779192A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020111040A1 (en) * | 1995-09-08 | 2002-08-15 | Semiconductor Energy Laboratory Co., Ltd., A Japanese Corporation | Method and apparatus for manufacturing a semiconductor device |
| US7253036B2 (en) * | 2004-05-04 | 2007-08-07 | Woon Suh Paik | Method of forming gate insulation film using plasma method of fabricating poly-silicon thin film transistor using the same |
| CN1731571A (zh) * | 2005-08-29 | 2006-02-08 | 友达光电股份有限公司 | 薄膜晶体管及其制造方法 |
| CN101996869A (zh) * | 2009-08-31 | 2011-03-30 | 北大方正集团有限公司 | 多晶硅薄膜的制造方法及装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7704806B2 (en) | Thin film transistor having silicon nanowire and method of fabricating the same | |
| US7375372B2 (en) | Thin film transistor | |
| CN103107095A (zh) | 薄膜晶体管及其制作方法、阵列基板、显示装置 | |
| CN101807586B (zh) | Tft-lcd阵列基板及其制造方法 | |
| US20070254399A1 (en) | Low temperature direct deposited polycrystalline silicon thin film transistor structure and method for manufacturing the same | |
| US20100075506A1 (en) | Apparatus and method for manufacturing semiconductor element and semiconductor element manufactured by the method | |
| US20090039354A1 (en) | Tft array substrate and manufacturing method thereof | |
| CN107910378B (zh) | Ltps薄膜晶体管、阵列基板及其制作方法、显示装置 | |
| US9136354B2 (en) | Methods for manufacturing passivation layer and thin film transistor array substrate | |
| US8951921B2 (en) | Method of forming thin film poly silicon layer and method of forming thin film transistor | |
| CN103779192A (zh) | 形成多晶硅薄膜的方法以及形成薄膜晶体管的方法 | |
| JP2002294451A (ja) | 多結晶性半導体薄膜の形成方法、半導体装置の製造方法、並びにこれらの方法の実施に使用する装置 | |
| KR20100052174A (ko) | 박막 트랜지스터, 박막 트랜지스터 표시판 및 박막 트랜지스터의 제조 방법 | |
| CN103489783A (zh) | 形成多晶硅薄膜的方法以及形成薄膜晶体管的方法 | |
| CN100583415C (zh) | 薄膜晶体管阵列基板的制造方法 | |
| US20050176188A1 (en) | Thin film transistor and manufacturing method thereof | |
| US20140087527A1 (en) | Method of forming thin film poly silicon layer and method of forming thin film transistor | |
| CN101728436A (zh) | 薄膜晶体管元件及其制作方法 | |
| CN107946367B (zh) | 一种薄膜晶体管的制作方法及薄膜晶体管 | |
| TW201415637A (zh) | 形成多晶矽薄膜之方法以及形成薄膜電晶體之方法 | |
| CN100399507C (zh) | 多晶硅的制造方法 | |
| CN101640189B (zh) | 薄膜晶体管阵列基板的制造方法 | |
| CN101483156B (zh) | 薄膜晶体管阵列基板的制造方法 | |
| KR20130021750A (ko) | 플라즈마 화학 기상 증착 장비 | |
| KR20100034310A (ko) | 비정질 실리콘층 형성 방법 및 이를 이용한 액정표시장치 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140507 |