CN103760701A - 一种像素电路 - Google Patents

Abstract

本发明提供了一种像素电路，电性耦接至一数据线、一第一扫描线与一第二扫描线。该像素电路包括：一主像素单元，电性耦接至第一扫描线和数据线，用以确定主像素的显示灰阶；一第一子像素单元，电性耦接至第一扫描线和数据线，用以确定第一子像素的显示灰阶；以及一第二子像素单元，电性耦接至第一扫描线、第二扫描线、所述数据线和一辅助存储电容，用以确定第二子像素的显示灰阶。相比于现有技术，本发明仅采用单条数据线，并利用多分域的像素设计以改善色偏问题，使得人眼在各个视角所看到的亮度基本一致，避免观看影像画面时出现色偏或色差现象。

Description

一种像素电路

技术领域

本发明涉及液晶显示技术，尤其涉及一种可有效改善图像的色偏（colorwashout）现象的像素电路。

背景技术

随着光电与半导体技术的发展，带动了平面显示器的蓬勃发展，而诸多平面显示器中，液晶显示器由于具有高空间利用效率、低消耗功率、无辐射以及低电磁干扰等优越特性，因而成为市场的主流。目前，市场对于液晶显示器的性能要求是朝向高对比度、快速响应与广视角等特性发展，现有能够达成广视角要求的技术例如包括有多域垂直配向(MVA,Multi-domain Vertical Alignment)、多域水平配向(MHA,Multi-domainHorizontal Alignment)、扭转向列加视角扩大膜(TN+film)及横向电场形式(IPS,In-Plane Switching)。

另一方面，尽管采用上述技术的液晶显示器可以达到广视角的目的，但是其存在的色偏(color washout)现象也是为人所诟病。一般而言，色偏指的是当观看者以不同角度观看液晶显示器所显示的影像画面时，会看见不同色彩阶调的影像画面。举例来说，假若观看者站在较为偏斜的角度(例如60度)观看影像画面时，所看见的影像画面的色彩阶调往往相较于站在正视的角度(亦即90度)所看见的影像画面的色彩阶调出现偏白情形。

传统上，为了要解决液晶显示器大视角的色偏问题，目前已有某些面板业者提出了一种解决方案是在于，将液晶显示面板内的每一个像素分成两个可独立驱动的子像素，亦即2D1G（两条数据线加一条扫描线）的面板结构），且其中的一子像素会显示较高灰阶的色彩，另一子像素会显示较低灰阶的色彩。如此一来，以较高灰阶的色彩与较低灰阶的色彩来混合成一中间灰阶的色彩，即可实现不论从正视或倾斜角度观看液晶显示器所显示的影像画面时，皆可观看到相近色彩阶调的影像画面。另一种解决方案是在于，采用2D2G（两条数据线加两条扫描线）的面板架构，创造出3个区域共12个分域的像素结构，进而产生3个不同的电压电位，藉此解决ColorWashout情形。但是，现有的上述做法均需要设置两条数据线，会占用额外的一条数据线的空间，只适用于大尺寸面板，如TV等。对于空间有限且分辨率需求较高的情形，这种2D设计会给研发人员带来严重的困扰。此外，液晶面板内的数据线数量增加了一倍，使得源极驱动器的驱动信道数量也会增加一倍，造成源极驱动器的成本增加。

有鉴于此，如何设计一种新颖的像素电路，在解决色偏现象的同时，还可避免现有结构中的上述缺陷，是业内相关技术人员亟待解决的一项课题。

发明内容

针对现有技术中的像素电路在消除色偏现象时存在的上述缺陷，本发明提供了一种数据线数量最小、可改善图像的色偏现象的像素电路。

依据本发明的一个方面，提供了一种像素电路，电性耦接至一数据线、一第一扫描线与一第二扫描线，该像素电路包括：

一主像素单元，电性耦接至所述第一扫描线和所述数据线，用以确定主像素的显示灰阶；

一第一子像素单元，电性耦接至所述第一扫描线和所述数据线，用以确定第一子像素的显示灰阶；以及

一第二子像素单元，电性耦接至所述第一扫描线、所述第二扫描线、所述数据线和一辅助存储电容，用以确定第二子像素的显示灰阶。

在其中的一实施例中，所述主像素单元还包括：一第一薄膜晶体管，具有一第一端、一第二端和一控制端，所述第一薄膜晶体管的第一端电性连接至所述数据线，所述第一薄膜晶体管的控制端电性连接至所述第一扫描线；一主像素电极，电性连接至所述第一薄膜晶体管的第二端；以及一主存储电容，其中，所述第一薄膜晶体管电性耦接于所述数据线与所述主存储电容之间。

在其中的一实施例中，所述第一子像素单元还包括：一第二薄膜晶体管，具有一第一端、一第二端和一控制端，所述第二薄膜晶体管的第一端电性连接至所述数据线，所述第二薄膜晶体管的控制端电性连接至所述第一扫描线；一第三薄膜晶体管，具有一第一端、一第二端和一控制端，所述第三薄膜晶体管的第一端电性连接至所述第二薄膜晶体管的第二端，所述第三薄膜晶体管的控制端电性连接至所述第一扫描线，所述第三薄膜晶体管的第二端电性连接至一面板共通电压；一第一子像素电极，电性连接至所述第二薄膜晶体管的第二端和所述第三薄膜晶体管的第一端；以及一第一存储电容，其中，所述第二薄膜晶体管电性耦接于所述数据线与所述第一存储电容之间。

在其中的一实施例中，所述第二子像素单元还包括：一第四薄膜晶体管，具有一第一端、一第二端和一控制端，所述第四薄膜晶体管的第一端电性连接至所述数据线，所述第四薄膜晶体管的控制端电性连接至所述第一扫描线；一第五薄膜晶体管，具有一第一端、一第二端和一控制端，所述第五薄膜晶体管的第一端电性连接至所述第四薄膜晶体管的第二端，所述第五薄膜晶体管的控制端电性连接至所述第二扫描线，所述第五薄膜晶体管的第二端电性连接至所述辅助存储电容；一第二子像素电极，电性连接至所述第四薄膜晶体管的第二端和所述第五薄膜晶体管的第一端；以及一第二存储电容，其中所述第四薄膜晶体管电性耦接于所述数据线与所述第二存储电容之间。

在其中的一实施例中，当所述第一扫描线为高电平时，所述第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管均处于开通状态。

在其中的一实施例中，主像素单元对应的电压等于数据线上的电位电压，第一子像素单元对应的电压等于数据线上的电位电压与所述面板共通电压共享结束时的电位电压。

在其中的一实施例中，当所述第二扫描线为高电平时，所述第五薄膜晶体管处于开通状态，所述第二子像素单元对应的电压等于所述数据线上的电位电压与所述辅助电容共享结束时的电位电压。

在其中的一实施例中，所述主像素单元的显示灰阶、所述第一子像素的显示灰阶和所述第二子像素的显示灰阶各自的电压均不相同。

采用本发明的像素电路，将主像素单元电性耦接至第一扫描线和数据线从而确定主像素的显示灰阶，第一子像素单元电性耦接至第一扫描线和数据线从而确定第一子像素的显示灰阶，第二子像素单元电性耦接至第一扫描线、第二扫描线、数据线和一辅助存储电容从而确定第二子像素的显示灰阶，利用面板共通电压与辅助存储电容进行分压动作，使得主像素单元、第一子像素单元和第二子像素单元分别充电到不同的电压电位，且各像素单元的液晶也会有不同的相位差。相比于现有技术，本发明仅采用单条数据线，并利用多分域的像素设计以改善色偏问题，使得人眼在各个视角所看到的亮度基本一致，避免观看影像画面时出现色偏或色差现象。

附图说明

读者在参照附图阅读了本发明的具体实施方式以后，将会更清楚地了解本发明的各个方面。其中，

图1示出依据本发明的一实施方式的像素电路的结构示意图；以及

图2示出图1的像素电路的等效电路连接示意图。

具体实施方式

为了使本申请所揭示的技术内容更加详尽与完备，可参照附图以及本发明的下述各种具体实施例，附图中相同的标记代表相同或相似的组件。然而，本领域的普通技术人员应当理解，下文中所提供的实施例并非用来限制本发明所涵盖的范围。此外，附图仅仅用于示意性地加以说明，并未依照其原尺寸进行绘制。

下面参照附图，对本发明各个方面的具体实施方式作进一步的详细描述。

如前所述，在现有的像素结构中，采用2D1G（两条数据线加一条扫描线）或2D2G（两条数据线加两条扫描线）的面板架构可解决Color Washout情形。但是，上述这些做法均需要设置两条数据线，必须占用额外的一条数据线所需的layout空间，因此仅仅适用于大尺寸面板。对于空间有限且分辨率需求较高的情形，上述设计会给研发人员带来严重的困扰。与此同时，数据线数量增加一倍，意味着源极驱动器的驱动信道数量也会增加一倍，从而会导致源极驱动器的成本增加。

为了解决现有技术中的上述缺陷，改善或消除Color Washout情形，本发明提供了一种新颖的像素电路。图1示出依据本发明的一实施方式的像素电路的结构示意图，图2示出图1的像素电路的等效电路连接示意图。

参照图1和图2，在本发明的该实施方式中，像素电路电性耦接至数据线D1、第一扫描线G1和第二扫描线G2。该像素电路包括主像素单元（Main Pixel Unit）、第一子像素单元（Sub1Pixel Unit）和第二子像素单元（Sub2Pixel Unit）。

具体地，主像素单元电性耦接至第一扫描线G1和数据线D1，用以确定主像素的显示灰阶。第一子像素单元电性耦接至第一扫描线G1和数据线D1，用以确定第一子像素的显示灰阶。第二子像素单元电性耦接至第一扫描线G1、第二扫描线G2、数据线D1和一辅助存储电容Ccsb，用以确定第二子像素的显示灰阶。其中，主像素单元的显示灰阶、第一子像素单元的显示灰阶和第二子像素单元的显示灰阶各自对应的灰阶电压均不相同。

从图1可以看出，第一扫描线G1上连接有四个薄膜晶体管，即，薄膜晶体管T1、薄膜晶体管T2、薄膜晶体管T3和薄膜晶体管T4。因此，第一扫描线G1可用以控制薄膜晶体管T1～T4的开通与关断。第二扫描线G2上连接有一个薄膜晶体管T5，用以控制薄膜晶体管T5的开通与关断。进一步，当薄膜晶体管T5开通时，辅助存储电容Ccsb可对第二子像素单元进行充电。

参照图2，对于主像素单元10来说，其包括一第一薄膜晶体管T1、一主像素电极10和一主存储电容（Cst）。详细地，第一薄膜晶体管T1具有一第一端、一第二端和一控制端。第一薄膜晶体管T1的第一端电性连接至数据线D1。第一薄膜晶体管T1的控制端电性连接至第一扫描线G1。主像素电极10电性连接至第一薄膜晶体管T1的第二端，且电性连接至一共通电压Main_Pixel_Com。主存储电容Cst的一端电性连接至第一薄膜晶体管T1的第二端，另一端电性连接至面板共通电压ACOM。也就是说，第一薄膜晶体管T1电性耦接于数据线D1与主存储电容Cst之间。此外，液晶电容（Clc）的一端电性连接至第一薄膜晶体管T1的第二端，另一端电性连接至彩色滤光片基板的共通电压CFCOM。

对于第一子像素单元来说，其还包括一第二薄膜晶体管T2、一第三薄膜晶体管T3、第一子像素电极20和一第一存储电容Cst。详细地，第二薄膜晶体管T2具有一第一端、一第二端和一控制端。第二薄膜晶体管T2的第一端电性连接至数据线D1。第二薄膜晶体管T2的控制端电性连接至第一扫描线G1。第三薄膜晶体管T3具有一第一端、一第二端和一控制端。第三薄膜晶体管T3的第一端电性连接至第二薄膜晶体管T2的第二端。第三薄膜晶体管T3的控制端电性连接至第一扫描线G1。第三薄膜晶体管T3的第二端电性连接至一面板共通电压ACOM。

第一子像素电极20电性连接至第二薄膜晶体管T2的第二端和第三薄膜晶体管T3的第一端，且电性连接至一共通电压Sub1_Pixel_Com。第一存储电容Cst的一端电性连接至第二薄膜晶体管T2的第二端，另一端电性连接至面板共通电压ACOM。也就是说，第二薄膜晶体管T2电性耦接于数据线D1与第一存储电容Cst之间。此外，液晶电容（Clc）的一端电性连接至第二薄膜晶体管T2的第二端和第三薄膜晶体管T3的第一端，另一端电性连接至彩色滤光片基板的共通电压CFCOM。

类似地，对于第二子像素单元来说，其还包括一第四薄膜晶体管T4、一第五薄膜晶体管T5、一第二子像素电极30和一第二存储电容（Cst）。详细地，第四薄膜晶体管T4具有一第一端、一第二端和一控制端。第四薄膜晶体管T4的第一端电性连接至数据线D1。第四薄膜晶体管T4的控制端电性连接至第一扫描线G1。第五薄膜晶体管T5具有一第一端、一第二端和一控制端。第五薄膜晶体管T5的第一端电性连接至第四薄膜晶体管T4的第二端。第五薄膜晶体管T5的控制端电性连接至第二扫描线G2。第五薄膜晶体管T5的第二端电性连接至辅助存储电容Ccsb。

第二子像素电极30电性连接至第四薄膜晶体管T4的第二端和第五薄膜晶体管T5的第一端，且电性连接至一共通电压Sub2_Pixel_Com。第二存储电容Cst的一端电性连接至第四薄膜晶体管T4的第二端，另一端电性连接至面板共通电压ACOM。也就是说，第四薄膜晶体管T4电性耦接于数据线D1与第二存储电容Cst之间。此外，液晶电容（Clc）的一端电性连接至第四薄膜晶体管T4的第二端和第五薄膜晶体管T5的第一端，另一端电性连接至彩色滤光片基板的共通电压CFCOM。在初始状态下，共通电压Main_Pixel_Com、Sub1_Pixel_Com和Sub2_Pixel_Com均等于面板共通电压ACOM。

以下，结合图2简要描述本发明的像素电路的作动方式。首先，第一扫描线G1拉至高电平电位，此时，主像素单元、第一子像素单元和第二子像素单元中的薄膜晶体管T1～T4会开通。接着，数据线D1会对主像素单元、第一子像素单元和第二子像素单元开始充电。

对于主像素单元来说，因其未与任何的电压电位相连接，因此主像素单元的充电电位（即主像素单元的显示灰阶所对应的灰阶电压）等于数据线D1上的电压电位。

对于第一子像素单元来说，由于第三薄膜晶体管T3的第二端电性连接至面板共通电压ACOM，当第一扫描线G1为高电压电位，同时也会将薄膜晶体管T3打开，所以当数据线D1对第一子像素单元充电时，第一子像素电极的电压电位（即第一子像素单元的显示灰阶所对应的灰阶电压）与面板共通电压共享，因此，第一子像素电极的电位与主像素电极的电位并不相同。

对于第二子像素单元来说，当第一扫描线G1为高电压电位时，第四薄膜晶体管T4打开，数据线D1开始对第二子像素单元充电。而当第二扫描线G2为高电压电位时，第五薄膜晶体管T5打开。由于第五薄膜晶体管T5的第二端电性连接至辅助存储电容Ccsb，第二子像素电极的电压电位（即第二子像素单元的显示灰阶所对应的灰阶电压）与辅助存储电容进行分压的动作，因此，第二子像素电极的电位与主像素电极的电位也不相同。由上述可知，主像素单元对应的电压等于数据线D1上的电位电压，第一子像素单元对应的电压等于数据线D1上的电位电压与面板共通电压ACOM共享结束时的电位电压，第二子像素单元对应的电压等于数据线D1上的电位电压与辅助电容Ccsb共享结束时的电位电压。

采用本发明的像素电路，将主像素单元电性耦接至第一扫描线和数据线从而确定主像素的显示灰阶，第一子像素单元电性耦接至第一扫描线和数据线从而确定第一子像素的显示灰阶，第二子像素单元电性耦接至第一扫描线、第二扫描线、数据线和一辅助存储电容从而确定第二子像素的显示灰阶，利用面板共通电压与辅助存储电容进行分压动作，使得主像素单元、第一子像素单元和第二子像素单元分别充电到不同的电压电位，且各像素单元的液晶也会有不同的相位差。相比于现有技术，本发明仅采用单条数据线，并利用多分域的像素设计以改善色偏问题，使得人眼在各个视角所看到的亮度基本一致，避免观看影像画面时出现色偏或色差现象。

上文中，参照附图描述了本发明的具体实施方式。但是，本领域中的普通技术人员能够理解，在不偏离本发明的精神和范围的情况下，还可以对本发明的具体实施方式作各种变更和替换。这些变更和替换都落在本发明权利要求书所限定的范围内。

Claims (8)

1.一种像素电路，电性耦接至一数据线、一第一扫描线与一第二扫描线，其特征在于，所述像素电路包括：

一主像素单元，电性耦接至所述第一扫描线和所述数据线，用以确定主像素的显示灰阶；

一第一子像素单元，电性耦接至所述第一扫描线和所述数据线，用以确定第一子像素的显示灰阶；以及

一第二子像素单元，电性耦接至所述第一扫描线、所述第二扫描线、所述数据线和一辅助存储电容，用以确定第二子像素的显示灰阶。

2.根据权利要求1所述的像素电路，其特征在于，所述主像素单元还包括：

一第一薄膜晶体管，具有一第一端、一第二端和一控制端，所述第一薄膜晶体管的第一端电性连接至所述数据线，所述第一薄膜晶体管的控制端电性连接至所述第一扫描线；

一主像素电极，电性连接至所述第一薄膜晶体管的第二端；以及

一主存储电容，其中，所述第一薄膜晶体管电性耦接于所述数据线与所述主存储电容之间。

3.根据权利要求1所述的像素电路，其特征在于，所述第一子像素单元还包括：

一第二薄膜晶体管，具有一第一端、一第二端和一控制端，所述第二薄膜晶体管的第一端电性连接至所述数据线，所述第二薄膜晶体管的控制端电性连接至所述第一扫描线；

一第三薄膜晶体管，具有一第一端、一第二端和一控制端，所述第三薄膜晶体管的第一端电性连接至所述第二薄膜晶体管的第二端，所述第三薄膜晶体管的控制端电性连接至所述第一扫描线，所述第三薄膜晶体管的第二端电性连接至一面板共通电压；

一第一子像素电极，电性连接至所述第二薄膜晶体管的第二端和所述第三薄膜晶体管的第一端；以及

一第一存储电容，其中，所述第二薄膜晶体管电性耦接于所述数据线与所述第一存储电容之间。

4.根据权利要求1所述的像素电路，其特征在于，所述第二子像素单元还包括：

一第四薄膜晶体管，具有一第一端、一第二端和一控制端，所述第四薄膜晶体管的第一端电性连接至所述数据线，所述第四薄膜晶体管的控制端电性连接至所述第一扫描线；

一第五薄膜晶体管，具有一第一端、一第二端和一控制端，所述第五薄膜晶体管的第一端电性连接至所述第四薄膜晶体管的第二端，所述第五薄膜晶体管的控制端电性连接至所述第二扫描线，所述第五薄膜晶体管的第二端电性连接至所述辅助存储电容；

一第二子像素电极，电性连接至所述第四薄膜晶体管的第二端和所述第五薄膜晶体管的第一端；以及

一第二存储电容，其中，所述第四薄膜晶体管电性耦接于所述数据线与所述第二存储电容之间。

5.根据权利要求1所述的像素电路，其特征在于，当所述第一扫描线为高电平时，所述第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第四薄膜晶体管均处于开通状态。

6.根据权利要求5所述的像素电路，其特征在于，所述主像素单元对应的电压等于所述数据线上的电位电压，所述第一子像素单元对应的电压等于所述数据线上的电位电压与所述面板共通电压共享结束时的电位电压。

7.根据权利要求1所述的像素电路，其特征在于，当所述第二扫描线为高电平时，所述第五薄膜晶体管处于开通状态，所述第二子像素单元对应的电压等于所述数据线上的电位电压与所述辅助电容共享结束时的电位电压。

8.根据权利要求1所述的像素电路，其特征在于，所述主像素单元的显示灰阶、所述第一子像素的显示灰阶和所述第二子像素的显示灰阶各自的电压均不相同。

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