CN103746678B - 基于保护门替代电路的set加固结构 - Google Patents
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Abstract
本发明公开了一种基于保护门替代电路的SET加固结构，具体的，保护门替代电路采用双信号进行传输，当单个节点受到攻击时，不会影响另一个节点的信号；当两个信号同时为未受攻击的信号时，可以同时进入到加固寄存器，起到相应的加载作用；当一个信号受到攻击另一个未受到攻击时，由于两个信号不同，不能起到相应的加载作用，这样产生的SET不能加载给后面的加固寄存器；在本发明提出的保护门替代电路和现有的加固寄存器的基础上，提出了针对寄存器时钟网络的加固结构和针对寄存器复位网络的加固结构，保护门电路在受到离子攻击时不会把产生的SET传递给后面的加固寄存器转化为SEU。
Description
技术领域
本发明属于微电子集成电路设计领域，如航空电子中的抗辐照加固技术，具体涉及航空专用集成电路基本电路单元的设计。
背景技术
太空中的高能离子包括重粒子、质子、α粒子、中子等，它们能导致半导体器件发生单粒子效应，严重影响到航天器的可靠性和寿命。单粒子效应是指辐射中的高能带电离子在穿过电子器件敏感区时，能量沉积，产生大量的电子-空穴对，并在漂移过程中分别被N区和P区所收集，从而产生瞬时脉冲，使器件敏感节点的逻辑状态受到影响的现象。其中，造成器件节点产生电平错误翻转的单粒子效应（Single Event Effect，SEE）称为软错误。
单粒子效应是诱发航天设备发生异常的主要辐射效应之一，随着电子设备集成度的不断提高和特征尺寸的不断缩小，供给电压越来越低，临界电荷越来越小，导致单粒子效应也越来越容易发生。如何解决航空电子器件中的单粒子翻转问题，成为现在航空电子器件设计中一个关键问题。
按照瞬时脉冲的产生位置以及影响，单粒子效应可分为很多种，在集成电路中发生频率最高的是单粒子瞬时脉冲效应（Single Event Transient，SET）和单粒子翻转效应（SingleEvent Upset，SEU）。瞬时脉冲在组合逻辑路径上产生并被传播，称为SET，SET导致的错误逻辑状态被锁存器存储，发生电平翻转，称为SEU，直接发生在存储器件内部的错误逻辑状态翻转也称为SEU。当SET存在于时钟网络或者复位网络时，存在于时钟网络或者复位网络的SET脉冲作为全局信号直接影响芯片，会导致严重功能错误。
对于SEU效应的抑制，一般采用三模冗余（Triple Modular Redundancy，TMR）来实现。三模冗余就是把所加固的模块复制三份，然后把三个模块的输出再通过一个多数选择器来决定最后的输出。就这样当一个模块收到攻击产生错误的结果时，多数选择器仍然输出正确的结果。虽然三模冗余经常用来加固寄存器来对抗SEU效应，但是却很难用于加固组合逻辑来对抗SET效应。这是因为三模冗余会引起很大的面积开销，很难为设计人员接受。现在对于SET的抑制一般采用延迟单元+保护门的滤波方案，具体参考A.Balasubramanian,B.L.Bhuva,J.D.Black,and L.W.Massengill,“RHBD Techniques for Mitigating Effects ofSingle-Event Hits Using Guard-Gates,”IEEE Trans.Nucl.Sci.,vol.52,no.6,pp.2531–2535,Dec.2005，其中所示的保护门电路结构如图1所示，而采用的保护门电路在受到单粒子攻击的情况下，同样会产生SET现象。
发明内容
本发明的目的是为了解决现有的延迟单元和保护门的滤波方案所存在的上述问题，提出了一种保护门替代电路。
本发明的技术方案为：一种保护门替代电路，具体包括：四个NMOS管25、26、27、28和四个PMOS管21、22、23、24，具体连接关系如下：PMOS管21的漏极、NMOS管25的漏极、PMOS管22的栅极和NMOS管28的栅极连接在一起作为所述保护门替代电路的第一输入端；PMOS管23的漏极、NMOS管27的漏极、PMOS管24的栅极和NMOS管26的栅极连接在一起作为所述保护门替代电路的第二输入端；PMOS管22的漏极、NMOS管26的漏极、PMOS管23的栅极和NMOS管25的栅极连接在一起作为所述保护门替代电路的第一输出端；PMOS管24的漏极、NMOS管28的漏极、PMOS管21的栅极和NMOS管27的栅极连接在一起作为所述保护门替代电路的第二输出端。
为了解决上述问题，基于上述保护门替代电路，本发明还提出了一种针对寄存器时钟网络的SET加固结构，包括一个延迟单元、两个保护门替代电路和两个加固锁存器，具体连接关系如下：时钟信号作为输入分别输入到延迟单元的输入端和第一保护门替代电路的第一输入端；延迟单元的输出作为输入输入到第一保护门替代电路的第二输入端；第一保护门替代电路的第一输出分别输入到第二保护门替代电路的第一输入端和第一加固锁存器的第一时钟输入端；第一保护门替代电路的第二输出分别输入到第二保护门替代电路的第二输入端和第一加固锁存器的第二时钟输入端；第二保护门替代电路的第一输出端输出作为输入输入到第二加固锁存器的第一时钟输入端；第二保护门替代电路的第二输出端输出作为输入输入到第二加固锁存器的第二时钟输入端；外部的输入数据作为输入输入到第二加固锁存器的两个输入端；第二加固锁存器的两个输出分别输入到第一加固锁存器的两个输入端。
为了解决上述问题，基于上述保护门替代电路，本发明还提出了一种针对寄存器复位网络的SET加固结构，包括一个延迟单元、一个保护门电路和两个加固锁存器，具体连接关系如下：复位信号作为输入分别输入到延迟单元的输入端和保护门替代电路的第一输入端；延迟单元的输出作为输入输入到保护门替代电路的第二输入端；保护门替代电路的第一输出分别输入到第一加固锁存器的第一复位输入端和第二加固锁存器的第一复位输入端；保护门替代电路的第二输出分别输入到第一加固锁存器的第二复位输入端和第二加固锁存器的第二复位输入端；外部的输入数据作为输入输入到第一加固锁存器的两个输入端；第一加固锁存器的两个输出分别输入到第二加固锁存器的两个输入端。
本发明的有益效果：本发明的保护门替代电路，采用双信号进行传输，当单个节点受到攻击时，不会影响另一个节点的信号；当两个信号同时为未受攻击的信号时，可以同时进入到加固寄存器，起到相应的加载作用；当一个信号受到攻击另一个未受到攻击时，由于两个信号不同，不能起到相应的加载作用，就这样产生的SET不能加载给后面的加固寄存器；在保护门替代电路和现有的加固寄存器的基础上，提出了针对寄存器时钟网络的加固结构和针对寄存器复位网络的加固结构，保护门电路在受到离子攻击时不会把产生的SET传递给后面的加固寄存器转化为SEU。
附图说明
图1为原有的保护门电路结构示意图。
图2为本发明实施例的保护门替代电路结构示意图。
图3为本发明实施例的针对寄存器时钟网络的加固结构示意图。
图4为本发明实施例的针对寄存器复位网络的加固结构示意图。
具体实施方式
下面结合附图和具体的实施方式对本发明作进一步的阐述。
如图2所示，本发明实施例的保护门替代电路具体包括：四个NMOS管25、26、27、28和四个PMOS管21、22、23、24，具体连接关系如下：PMOS管21的漏极、NMOS管25的漏极、PMOS管22的栅极和NMOS管8的栅极连接在一起作为第一输入端IN0；PMOS管23的漏极、NMOS管27的漏极、PMOS管4的栅极和NMOS管26的栅极连接在一起作为第二输入端IN1；PMOS管22的漏极、NMOS管26的漏极、PMOS管23的栅极和NMOS管25的栅极连接在一起作为第一输出端OUT0；PMOS管24的漏极、NMOS管28的漏极、PMOS管21的栅极和NMOS管27的栅极连接在一起作为第二输出端OUT1。
基于上述保护门替代电路，本发明实施例还给出了针对寄存器时钟网络的加固结构和针对寄存器复位网络的加固结构。
针对寄存器时钟网络的SET加固结构如图3所示，包括延迟单元31，两个保护门替代电路32和33，和两个加固锁存器34和35（为加固寄存器包含的两个加固锁存器），具体连接关系如下：时钟信号CLK作为输入分别输入到延迟单元31的输入和第一保护门替代电路32的输入IN0；延迟单元31的输出作为输入输入到第一保护门替代电路32的输入IN1；第一保护门替代电路32的输出OUT0分别输入到第二保护门替代电路33的输入IN0和第一加固锁存器34的时钟输入CLK0；第一保护门替代电路32的输出OUT1分别输入到第二保护门替代电路33的输入IN1和第一加固锁存器34的时钟输入CLK1；第二保护门替代电路33的输出OUT0作为输入输入到第二加固锁存器35的时钟输入CLK0；第二保护门替代电路33的输出OUT1作为输入输入到第二加固锁存器35的时钟输入CLK1。特别说明作为加固寄存器内部的连接：外部的输入数据作为输入输入到第二加固锁存器35的两个输入端；第二加固锁存器35的两个输出Q0和Q1分别输入到第一加固锁存器34的两个输入端D0和D1。
针对寄存器复位网络的SET加固结构如图4所示，包括延迟单元41，保护门电路42，和两个加固锁存器43和44（为加固寄存器包含的两个加固锁存器），具体连接关系如下：复位信号RSTN作为输入分别输入到延迟单元41的输入和保护门替代电路42的输入IN0；延迟单元41的输出作为输入输入到保护门替代电路42的输入IN1；保护门替代电路42的输出OUT0分别输入到第一加固锁存器43的复位输入RSTN0和第二加固锁存器44的复位输入RSTN0；保护门替代电路42的输出OUT1分别输入到第一加固锁存器43的复位输入RSTN1和第二加固锁存器44的复位输入RSTN1。特别说明作为加固寄存器内部的连接：外部的输入数据作为输入输入到第一加固锁存器43的两个输入端；第一加固锁存器43的两个输出Q0和Q1分别输入到第二加固锁存器44的两个输入端D0和D1。
本发明实施例提出的针对时钟网络和复位网络的SET加固结构，这种设计结构要采用建库技术，进行库单元的设计。利用本发明公开的结构设计完成的库单元采用通用的CMOS工艺和设计流程进行集成电路的设计。具体可以采用如下过程进行本发明寄存器的实现。
（1）在相应的电路设计工具中设计电路结构如图3和4所示的单元电路，连接关系如具体实施例所述。
（2）利用Spectre或者SPICE进行功能验证，并根据功耗和其它约束调节每个晶体管的宽长比以满足实际需要。
（3）根据上面验证的电路结构在Virtuoso中绘制该电路的版图，提取寄生参数并进一步验证其功能。
（4）根据寄生参数和网表进行库单元的特征化，进而完成库单元信息。
（5）利用公开的结构设计完成的库单元，采用通用的CMOS工艺和设计流程，进行集成电路设计。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。
Claims (2)
1.针对寄存器时钟网络的SET加固结构，其特征在于，包括一个延迟单元、两个保护门替代电路和两个加固锁存器；
所述保护门替代电路，具体包括：四个NMOS管25、26、27、28和四个PMOS管21、22、23、24，具体连接关系如下：PMOS管21的漏极、NMOS管25的漏极、PMOS管22的栅极和NMOS管28的栅极连接在一起作为所述保护门替代电路的第一输入端；PMOS管23的漏极、NMOS管27的漏极、PMOS管24的栅极和NMOS管26的栅极连接在一起作为所述保护门替代电路的第二输入端；PMOS管22的漏极、NMOS管26的漏极、PMOS管23的栅极和NMOS管25的栅极连接在一起作为所述保护门替代电路的第一输出端；PMOS管24的漏极、NMOS管28的漏极、PMOS管21的栅极和NMOS管27的栅极连接在一起作为所述保护门替代电路的第二输出端；
所述SET加固结构的具体连接关系如下：时钟信号作为输入分别输入到延迟单元的输入端和第一保护门替代电路的第一输入端；延迟单元的输出作为输入输入到第一保护门替代电路的第二输入端；第一保护门替代电路的第一输出分别输入到第二保护门替代电路的第一输入端和第一加固锁存器的第一时钟输入端；第一保护门替代电路的第二输出分别输入到第二保护门替代电路的第二输入端和第一加固锁存器的第二时钟输入端；第二保护门替代电路的第一输出端输出作为输入输入到第二加固锁存器的第一时钟输入端；第二保护门替代电路的第二输出端输出作为输入输入到第二加固锁存器的第二时钟输入端；外部的输入数据作为输入输入到第二加固锁存器的两个输入端；第二加固锁存器的两个输出分别输入到第一加固锁存器的两个输入端。
2.针对寄存器复位网络的SET加固结构，其特征在于，包括一个延迟单元、一个保护门电路和两个加固锁存器；
所述保护门替代电路，具体包括：四个NMOS管25、26、27、28和四个PMOS管21、22、23、24，具体连接关系如下：PMOS管21的漏极、NMOS管25的漏极、PMOS管22的栅极和NMOS管28的栅极连接在一起作为所述保护门替代电路的第一输入端；PMOS管23的漏极、NMOS管27的漏极、PMOS管24的栅极和NMOS管26的栅极连接在一起作为所述保护门替代电路的第二输入端；PMOS管22的漏极、NMOS管26的漏极、PMOS管23的栅极和NMOS管25的栅极连接在一起作为所述保护门替代电路的第一输出端；PMOS管24的漏极、NMOS管28的漏极、PMOS管21的栅极和NMOS管27的栅极连接在一起作为所述保护门替代电路的第二输出端；
所述SET加固结构的具体连接关系如下：复位信号作为输入分别输入到延迟单元的输入端和保护门替代电路的第一输入端；延迟单元的输出作为输入输入到保护门替代电路的第二输入端；保护门替代电路的第一输出分别输入到第一加固锁存器的第一复位输入端和第二加固锁存器的第一复位输入端；保护门替代电路的第二输出分别输入到第一加固锁存器的第二复位输入端和第二加固锁存器的第二复位输入端；外部的输入数据作为输入输入到第一加固锁存器的两个输入端；第一加固锁存器的两个输出分别输入到第二加固锁存器的两个输入端。
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