CN103730426A - 气腔式封装结构及方法 - Google Patents

气腔式封装结构及方法 Download PDF

Info

Publication number
CN103730426A
CN103730426A CN201210390950.0A CN201210390950A CN103730426A CN 103730426 A CN103730426 A CN 103730426A CN 201210390950 A CN201210390950 A CN 201210390950A CN 103730426 A CN103730426 A CN 103730426A
Authority
CN
China
Prior art keywords
air cavity
cavity type
upper cover
packaging
adhesive material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201210390950.0A
Other languages
English (en)
Inventor
傅志宏
杨菘贸
朱峻霆
许文景
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
WIN Semiconductors Corp
Original Assignee
WIN Semiconductors Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by WIN Semiconductors Corp filed Critical WIN Semiconductors Corp
Priority to CN201210390950.0A priority Critical patent/CN103730426A/zh
Publication of CN103730426A publication Critical patent/CN103730426A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Packaging Frangible Articles (AREA)

Abstract

本发明是一种气腔式封装结构及方法,其中前述结构包含一承载体、复数个芯片、复数条焊线、复数个墙体以及一上盖,其中承载体具有复数个晶座及复数个引脚,而芯片接合于晶座上;复数条焊线用来电性连结芯片与引脚;复数个墙体设置于承载体上,以形成复数个腔室,其中每一个腔室容置有至少一晶座及复数个引脚,且每一墙体设有至少一与外界相连通的开放式气槽,以将封装体气腔内的空气排出;而上盖以封装胶材覆盖黏附于墙体上,以将腔室密封而形成密闭气腔;并包括形成前述结构的方法。

Description

气腔式封装结构及方法
技术领域
本发明涉及一种半导体芯片封装结构及方法,尤指一种适用于高频或高功率半导体组件的气腔式封装结构及方法。
背景技术
半导体芯片制作完成后,须经过封装程序的处理,以提供芯片支撑,并保护芯片不受湿气腐蚀及其它损坏。传统半导体芯片的封装,先将芯片及焊线接合于一承载体上,再以如聚合物等胶材将芯片整个密封住,以保护芯片电路避免遭水气破坏,然而对高频组件而言,传统封装方式会影响组件的高频特性。
气腔式封装方法在芯片与封装外壳间形成一密封气腔,封装体中的介质为气体(真空气体、氮气、一般空气),可提供芯片高绝缘性能,进而降低功率的损耗,特别适用于高频率和高功率应用,如射频(RF)系统、微波(Microwave)系统、微机电系统(MEMS)、微光机电系统(MOEMS)以及感光组件(如CCD、CMOS等)。
然而传统气腔式封装制程当封装胶材在烘烤固化时,常因为封装体气腔内的气体排出而造成封装胶材破孔,若生产复数个相连封装体,当封装胶材同时烘烤固化时,更会造成封装胶材被气腔内排出的气体压力挤压而溢流至相邻封装体内,进而影响芯片功能,故传统气腔式封装多采用单颗封装的方式以避免破孔及溢胶,封装产率也因此受到限制。
发明内容
本发明的主要目的在于提供一种气腔式封装结构,于复数个相连气腔式封装体之间设置开放式气槽,使封装体在封装胶材固化的过程中,气腔内的气体可从开放式气槽排出,因此能降低封装体胶材破孔机率,并能一次封装复数个封装体,同时提高封装合格率及生产率。
为达上述目的,本发明提供一种气腔式封装结构,包含一承载体(carrier)、复数个芯片(die)、复数条焊线(wire)、复数个墙体(wall)以及一上盖(lid),其中该承载体具有复数个晶座(die pad)及复数个引脚(lead);该复数个芯片中的每一芯片接合于一晶座上;该复数条焊线用来电性连结复数个芯片与复数个引脚;该复数个墙体设置于承载体上,以形成复数个腔室,其中每一个腔室容置有至少一晶座及复数个引脚,且每一墙体设有至少一与外界相连通的开放式气槽;而该上盖以封装胶材覆盖黏附于复数个墙体上,以将该复数个腔室密封而形成复数个密闭气腔;在上盖与墙体间的封装胶材固化的过程中,腔室内的气体可从开式气槽排出;该气腔式封装结构经切割即形成复数个具有密闭气腔的封装体。
本发明也提另一种气腔式封装结构,包含一承载体、复数个芯片、复数条焊线以及一上盖,其中该承载体具有复数个晶座及引脚;该复数个芯片中的每一芯片接合于一晶座上;该复数条焊线用来电性连结复数个芯片与复数个引脚;该上盖下方设有复数个腔室,任两个相邻腔室之间设有至少一与外界相连通的开放式气槽;而该上盖以封装胶材覆盖黏附于承载体上,使每一个腔室内覆盖有至少一晶座及复数个引脚,并使该复数个腔室密封而形成复数个密闭气腔;上盖与承载体密封过程中,腔室内的气体可从开式气槽排出;该气腔式封装结构经切割即形成复数个具有密闭气腔的封装体。
此外,本发明提供一种气腔式封装方法,包括以下步骤:
A1.提供一承载体,具有复数个晶座及复数个引脚;
A2.形成复数个墙体于承载体上,以形成复数个腔室,其中每一个腔室容置有至少一晶座及复数个引脚,且每一个墙体上设有至少一与外界相连通的开放式气槽;
A3.提供复数个芯片,其中每一个芯片接合于一晶座上;
A4.提供复数条焊线,焊接于复数个芯片与复数个引脚之间供电性连接;
A5.提供一上盖,涂布封装胶材于该上盖的下或复数个墙体上,将上盖覆盖于复数个墙体上,固化该封装胶材使上盖黏附于复数个墙体上,以使复数个腔室密封而形成具有密闭气腔的复数相连气腔式封装体;
A6.切割该具有密闭气腔的复数相连气腔式封装体,以产生复数个气腔式封装体。
本发明也提供另一种气腔式封装方法,包括以下步骤:
B1.提供一承载体,具有复数个晶座及复数个引脚,并提供复数个芯片,其中每一个芯片接合于一晶座上;
B2.提供复数条焊线,焊接于复数个芯片与复数个引脚之间供电性连接;
B3.提供一上盖,其下方设有复数个腔室,且于任两个相邻腔室之间设有至少一与外界相连通的开放式气槽;
B4.涂布封装胶材于上盖的下或承载体上,盖覆该上盖于该承载体上,使每一腔室内至少有一个晶座及复数个引脚,固化封装胶材使上盖黏附于承载体上,以使该复数个腔室密封而形成具有密闭气腔的复数相连气腔式封装体;
B5.切割该具有密闭气腔的复数相连气腔式封装体,以产生复数个气腔式封装体。
于实施时,前述结构中的承载体由金属材料或陶瓷材料所构成。
于实施时,前述结构中的封装胶材是环氧树脂、UV胶或锡金。
于实施时,前述结构中的墙体由高分子聚合物、陶瓷或金属材料所构成。
于实施时,前述结构中的上盖由高分子聚合物、陶瓷、玻璃或金属材料所构成。
于实施时,前述方法的该封装胶材以加热方式固化。
与现有技术相比较,本发明具有的有益效果是:1.本发明所提供的气腔式封装结构及方法,可于一承载体上一次制作大量气腔式封装体,因此可提高气腔式封装产量。
2.本发明所提供的气腔式封装结构及方法,可适用于任何尺寸、型式与材料的气腔式封装体,只要在复数个相连气腔式封装体之间设置与外界相连通的开放式气槽,当封装胶材在固化时气腔式封装体的气腔内的气体压力就可通过开放式气槽排出,可以预防气腔式封装体的封装胶材破孔的发生,进而提高气腔式封装合格率。
3.本发明所提供的气腔式封装结构及方法,因气腔式封装体胶材破孔的机率降低,故可减少封装胶材的用量,可避免因溢胶过多而滴落至芯片而影响芯片电性,进而提高气腔式封装成品合格率。
4.本发明所提供的气腔式封装结构及方法,于承载体上形成设有开放式气槽的墙体后,将一上盖以封装胶材覆盖黏于墙体上,将封装胶材固化后即可进行切割形成单颗气腔式封装体,或直接制作设有开放式气槽的上盖,再将上盖以封装胶材覆盖黏附于承载体上,即可进行切割形成单颗气腔式封装体;两种封装结构切割后封装边缘都不需再经过研磨处理,其制作步骤较传统气腔式封装方法简便,因此可降低生产成本。
附图说明
图1A及图1B是本发明所提供的一种气腔式封装结构的一种实施例的剖面结构示意图;
图2A及图2B是本发明所提供的一种气腔式封装结构的另一种实施例的剖面结构示意图;
图3A~图3G是本发明所提供的一种气腔式封装方法的一种实施步骤;
图4是本发明所提供的一种气腔式封装结构的一种实施例中的截面俯视图;
图5A~图5F是本发明所提供的一种气腔式封装方法的另一种实施步骤;
图6是本发明所提供的一种气腔式封装结构的一种实施例中上盖的仰视图;
图7是本发明所提供的一种气腔式封装方法的流程图;
图8是本发明所提供的另一种气腔式封装方法的流程图。
附图标记说明:气腔式封装体100;承载体101;晶座102;芯片103;焊线104;封装胶材105;引脚106;墙体110;腔室111;开放式气槽112;上盖120;气腔式封装体200;承载体201;晶座202;芯片203;焊线204;封装胶材205;引脚206;上盖210;腔室211;开放式气槽212。
具体实施方式
图1A是本发明所提供的气腔式封装结构的一实施例的剖面结构示意图,包含一承载体101、复数个芯片103、复数条焊线104、复数个墙体110以及一上盖120,其中承载体101具有复数个晶座102及复数个引脚106;复数个芯片103中的每一芯片接合于一晶座102上;复数条焊线104用来电性连结复数个芯片103与复数个引脚106;复数个墙体110设置于承载体101上,以形成复数个腔室111,其中每一个腔室111容置有至少一晶座102及复数个引脚106,且每一墙体110设有至少一与外界相连通的开放式气槽112;而上盖120以封装胶材105覆盖黏附于复数个墙体110上,以将复数个腔室111密封而形成复数个密闭气腔。将图1A所示的封装结构进行切割,即可获得复数个如图1B所示的具有密闭气腔的封装体100。
于实施时,前述实施例中的承载体101可为导线架式(lead-frame base)、基板式(substrate base)或陶瓷式(ceramic base),其中导线架式承载体可由铜合金、镍合金、钯合金或金合金等金属材料所构成;基板式承载体可由铜、树脂、绿漆、金等材料组成;陶瓷式承载体可由氧化铝、氮化铝、或氧化铍等陶瓷材料所构成;芯片103为半导体芯片,以化合物半导体芯片为较佳;芯片103可以如银胶等胶质材料黏附接合于晶座102上,一个晶座上可接合一或多个芯片;焊线104由导电性佳的金属材料所构成,其中以金或含金金属为较佳;墙体110可依承载体上的晶座排列方式以及最后完成封装体的设计制作成所需形状,墙体上的开放式气槽112可单边或多边与外界连通,或通过其它墙体上的开放式气槽与外界连通,图4为一墙体的一实施例的俯视图,其中晶座以数组方式排列,墙体110纵横交错形成于承载体上,以形成数组方式排列的腔室111,其中每一个腔室容置有至少一晶座及复数个引脚,晶座上接合芯片103,而芯片103以焊线104电性联接于引脚,而墙体上的开放式气槽112互相连通成一网格状,覆盖上盖并以封装胶材密封后即形成复数个相连的封装体数组,以2mm×2mm的封装体为例,一次封装作业可生产接近2000个封装体;黏合墙体110与上盖120的封装胶材可选择为热固性封装胶材如环氧树脂、UV胶或锡金;墙体110可由高分子聚合物如液晶高分子聚合物(Liquid Crystal Polymer,LCP)、塑料、陶瓷或金属材料所构成;而上盖120可由高分子聚合物如液晶高分子聚合物(Liquid Crystal Polymer,LCP)、塑料、陶瓷、玻璃或金属材料所构成。
图2A是本发明所提供的气腔式封装结构的另一种实施例的剖面结构示意图,包含一承载体201、复数个芯片203、复数条焊线204以及一上盖210,其中承载体201具有复数个晶座202及复数个引脚206;复数个芯片203中的每一芯片接合于一晶座202上;复数条焊线204用来电性连结复数个芯片203与复数个引脚206;上盖210下方设有复数个腔室211,任两个相邻腔室之间设有至少一与外界相连通的开放式气槽212,上盖210以封装胶材205黏附于承载体201上,使每一个腔室内覆盖有至少一晶座及复数个引脚,并使该复数个腔室密封而形成复数个密闭气腔。将图2A所示的封装结构进行切割,即可获得复数个如图2B所示的具有密闭气腔的封装体200。
于实施时,前述实施例中的承载体201可为导线架式(lead-frame base)、基板式(substrate base)或陶瓷式(ceramic base),其中导线架式承载体可由铜合金、镍合金、钯合金或金合金等金属材料所构成;基板式承载体可由铜、树脂、绿漆、金等材料组成;陶瓷式承载体可由氧化铝、氮化铝、或氧化铍等陶瓷材料所构成;芯片203为半导体芯片,以化合物半导体芯片为较佳;芯片203可以如银胶等胶质材料黏附接合于晶座202上,一个晶座上可接合一或多个芯片;电性连接芯片与承载体的焊线204由导电性佳的金属材料所构成,其中以金或含金金属为较佳;本实施例以一个一体成型的上盖210取代前述实施例于承载体101上设置复数个墙体及腔室的方式,上盖210的构型可依承载体101上的晶座排列方式以及最后完成封装体的设计制作成所需形状,上盖中所设置的开放式气槽212可单边或多边与外界连通,或通过其它上盖中的开放式气槽与外界连通,图6为一上盖的一实施例的仰视图,上盖210所形成的腔室211以数组方式排列,而腔室间的开放式气槽212互相连通成一网格状,涂布封装胶材205于上盖210的下或承载体201上,覆盖上盖210于承载体201上,并将封装胶材205固化后即形成复数个相连的气腔式封装体数组,以2mm×2mm的封装体为例,一次封装作业可生产接近2000个封装体;黏合上盖210与承载体201的封装胶材是可选择热固性封装胶材如环氧树脂、UV胶或锡金;上盖210可由聚合物如液晶高分子聚合物(Liquid Crystal Polymer,LCP)、塑料、陶瓷、玻璃或金属材料所构成。
图3A~图3G是本发明所提供的气腔式封装方法的一种实施步骤:
A1.提供一承载体101,具有复数个晶座102及复数个引脚106;
A2.形成复数个墙体110于该承载体上,以形成复数个腔室111,其中每一个腔室容置有至少一晶座102及复数个引脚106;于每一个墙体110上设有至少一与外界相连通的开放式气槽112;
A3.提供复数个芯片103,其中每一个芯片103接合于一晶座102上;
A4.提供复数条焊线104,焊接于芯片103与复数个引脚106之间供电性连接;
A5.提供一上盖,涂布封装胶材105于上盖120的下或复数个墙体110上,将上盖120覆盖于复数个墙体110上,固化封装胶材105使上盖120黏附于复数个墙体110上,以使复数个腔室111密封而形成具有密闭气腔的复数相连气腔式封装体;
A6.切割该具有密闭气腔的复数相连气腔式封装体,以产生复数个气腔式封装体100。
于实施时,前述实施步骤中墙体110上的开放式气槽112可于墙体形成后再加以切割(如图3A及B3图),或直接于承载体101上形成具有开放式气槽112的墙体110;封装胶材可选择为热固性胶材如环氧树脂、UV胶或锡金,可涂布于上盖下方或墙体上方,将上盖120覆盖于墙体110之后,以加热方式固化该封装胶材105,使上盖120黏附于墙体110上;在此步骤中,因加热造成腔室111内外压差而使腔室111中的气体压力排出,涂布于上盖120及墙体110间的封装胶材105会因受挤压而溢出(如图3F的箭号所示),而因本发明所提供的结构于封装墙体110间设有开放式气槽112,因此溢胶可流入开放式气槽112,腔室111中的气体也可从开放式气槽112排出,而不会破坏相邻封装体的结构。
图5A~图5F是本发明所提供的气腔式封装方法的一种实施步骤:
B1.提供一承载体201,具有复数个晶座202及复数个引脚206,并提供复数个芯片203,其中每一个芯片接合于一晶座202上;
B2.提供复数条焊线204,焊接于复数个芯片203与复数个引脚206之间供电性连接;
B3.提供一上盖210,其下方设有复数个腔室211,且于任两个相邻腔室之间设有至少一与外界相连通的开放式气槽212;
B4.涂布封装胶材于上盖210的下或承载体201上,盖覆上盖210于承载体201上,使每一腔室211内至少有一个晶座202及复数个引脚206,固化封装胶材205使上盖210黏附于承载体201上,以使该复数个腔室211密封而形成具有密闭气腔的复数相连气腔式封装体;
B5.切割该具有密闭气腔的复数相连气腔式封装体,以产生复数个气腔式封装体200。
于实施时,前述实施步骤中上盖210中的开放式气槽212可于上盖形成后再加以切割,或直接以模型制作成具有开放式气槽的上盖;封装胶材205可选择为热固性胶材如环氧树脂、UV胶或锡金,可涂布于上盖210下方或承载体上201方,将上盖210覆盖于承载体201之后,以加热方式固化该封装胶材205,使上盖210黏附于承载体201上;在此步骤中,因加热造成腔室211内外压差而使腔室211中的气体压力排出,涂布于上盖210及承载体201间的封装胶材205会因受挤压而溢出(如图5E的箭号所示),腔室211中排出的气体及溢胶可从上盖210中的开放式气槽212排出,而不会破坏相邻封装体的结构。
本发明具有以下优点:
1.本发明所提供的气腔式封装结构及方法,可于一承载体上一次制作大量气腔式封装体,因此可提高气腔式封装产量。
2.本发明所提供的气腔式封装结构及方法,可适用于任何尺寸、型式与材料的气腔式封装体,只要在复数个相连气腔式封装体之间设置与外界相连通的开放式气槽,当封装胶材在固化时气腔式封装体的气腔内的气体压力就可通过开放式气槽排出,可以预防气腔式封装体的封装胶材破孔的发生,进而提高气腔式封装合格率。
3.本发明所提供的气腔式封装结构及方法,因气腔式封装体胶材破孔的机率降低,故可减少封装胶材的用量,可避免因溢胶过多而滴落至芯片而影响芯片电性,进而提高气腔式封装成品合格率。
4.本发明所提供的气腔式封装结构及方法,于承载体上形成设有开放式气槽的墙体后,将一上盖以封装胶材覆盖黏于墙体上,将封装胶材固化后即可进行切割形成单颗气腔式封装体,或直接制作设有开放式气槽的上盖,再将上盖以封装胶材覆盖黏附于承载体上,即可进行切割形成单颗气腔式封装体;两种封装结构切割后封装边缘都不需再经过研磨处理,其制作步骤较传统气腔式封装方法简便,因此可降低生产成本。
综上所述,本发明确实可达到预期的目的,而提供一种气腔式封装结构,具有复数个相连的气腔式封装体,且相邻封装体之间设有开放式气槽,使气腔式封装体的封装胶材在固化的过程中,气腔式封装体的气腔内的气体压力可从开放式气槽排出,因此能降低气腔式封装体的封装胶材破孔机率,并能一次封装复数个气腔式封装体,同时提高气腔式封装合格率及生产率。其确具有产业利用的价值,爰依法提出专利申请。
以上说明对本发明而言只是说明性的,而非限制性的,本领域普通技术人员理解,在不脱离权利要求所限定的精神和范围的情况下,可作出许多修改、变化或等效,但都将落入本发明的保护范围之内。

Claims (15)

1.一种气腔式封装结构,其特征在于,包含:
一承载体,具有复数个晶座及复数个引脚;
复数个芯片,其中每一芯片接合于一晶座上;
复数条焊线,用来电性连结该复数个芯片与该复数个引脚;
复数个墙体,设置于该承载体上,以形成复数个腔室,其中每一个腔室容置有至少一晶座及复数个引脚,且每一墙体设有至少一与外界相连通的开放式气槽;以及
一上盖,以封装胶材覆盖黏附于该复数个墙体上,以将该复数个腔室密封而形成复数个密闭气腔。
2.根据权利要求1所述的气腔式封装结构,其特征在于:该承载体由金属材料或陶瓷材料所构成。
3.根据权利要求1所述的气腔式封装结构,其特征在于:该封装胶材是环氧树脂、UV胶或锡金。
4.根据权利要求1所述的气腔式封装结构,其特征在于:该墙体由高分子聚合物、陶瓷或金属材料所构成。
5.根据权利要求1所述的气腔式封装结构,其特征在于:该上盖由高分子聚合物、陶瓷、玻璃或金属材料所构成。
6.一种气腔式封装结构,其特征在于,包含:
一承载体,具有复数个晶座及复数个引脚;
复数个芯片,其中每一芯片接合于一晶座上;
复数条焊线,用来电性连结该复数个芯片与该复数个引脚;以及
一上盖,其下方设有复数个腔室,任两个相邻腔室之间设有至少一个与外界相连通的开放式气槽,该上盖以封装胶材覆盖黏附于该承载体上,使每一个腔室内覆盖有至少一晶座及复数个引脚,并使该复数个腔室密封而形成复数个密闭气腔。
7.根据权利要求6所述的气腔式封装结构,其特征在于:该承载体由金属材料铜或陶瓷材料所构成。
8.根据权利要求6所述的气腔式封装结构,其特征在于:该封装胶材是环氧树脂、UV胶或锡金。
9.根据权利要求6所述的气腔式封装结构,其特征在于:该上盖由高分子聚合物、陶瓷、玻璃或金属材料所构成。
10.一种气腔式封装方法,其特征在于,包含以下步骤:
A1.提供一承载体,具有复数个晶座及复数个引脚;
A2.形成复数个墙体于该承载体上,以形成复数个腔室,其中每一个腔室容置有至少一晶座及复数个引脚,且每一个墙体上设有至少一个与外界相连通的开放式气槽;
A3.提供复数个芯片,其中每一个芯片接合于一晶座上;
A4.提供复数条焊线,焊接于该复数个芯片与该复数个引脚之间供电性连接;
A5.提供一上盖,涂布封装胶材于该上盖的下或该复数个墙体上,将该上盖覆盖于该复数个墙体上,固化该封装胶材使该上盖黏附于该复数个墙体上,以使该复数个腔室密封而形成具有密闭气腔的复数相连气腔式封装体;
A6.切割该具有密闭气腔的复数相连气腔式封装体,以产生复数个气腔式封装体。
11.根据权利要求10所述的气腔式封装方法,其特征在于:在步骤A5中,该封装胶材以加热方式固化。
12.根据权利要求11所述的气腔式封装方法,其特征在于:该封装胶材是环氧树脂、UV胶或锡金。
13.一种气腔式封装方法,其特征在于,包含以下步骤:
B1.提供一承载体,具有复数个晶座及复数个引脚,并提供复数个芯片,其中每一个芯片接合于一晶座上;
B2.提供复数条焊线,焊接于该复数个芯片与该复数个引脚之间供电性连接;
B3.提供一上盖,其下方设有复数个腔室,且在任两个相邻腔室之间设有至少一个与外界相连通的开放式气槽;
B4.在该上盖下或该承载体上涂布封装胶材,在该承载体上盖覆该上盖,使每一容置空间内至少有一个晶座及复数个引脚,固化该封装胶材使该上盖黏附在该承载体上,以使该复数个腔室密封而形成具有密闭气腔的复数相连气腔式封装体;
B5.切割该具有密闭气腔的复数相连气腔式封装体,以产生复数个气腔式封装体。
14.根据权利要求13所述的气腔式封装方法,其特征在于:在步骤B4中,该封装胶材以加热方式固化。
15.根据权利要求14所述的气腔式封装方法,其特征在于:该封装胶材是环氧树脂、UV胶或锡金。
CN201210390950.0A 2012-10-15 2012-10-15 气腔式封装结构及方法 Pending CN103730426A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210390950.0A CN103730426A (zh) 2012-10-15 2012-10-15 气腔式封装结构及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210390950.0A CN103730426A (zh) 2012-10-15 2012-10-15 气腔式封装结构及方法

Publications (1)

Publication Number Publication Date
CN103730426A true CN103730426A (zh) 2014-04-16

Family

ID=50454444

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210390950.0A Pending CN103730426A (zh) 2012-10-15 2012-10-15 气腔式封装结构及方法

Country Status (1)

Country Link
CN (1) CN103730426A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104649218A (zh) * 2015-02-12 2015-05-27 上海集成电路研发中心有限公司 一种晶圆级真空封装方法
CN107078075A (zh) * 2014-11-05 2017-08-18 Ev 集团 E·索尔纳有限责任公司 用于对产品衬底进行涂层的方法和装置
CN109704270A (zh) * 2018-12-29 2019-05-03 武汉耐普登科技有限公司 五金件、微机电传感器封装结构及制造方法
CN110054144A (zh) * 2019-04-22 2019-07-26 武汉耐普登科技有限公司 微机电传感器封装结构及制造方法
WO2023142539A1 (zh) * 2022-01-29 2023-08-03 华为数字能源技术有限公司 一种盖板、功率模块以及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030102540A1 (en) * 2001-12-03 2003-06-05 Azimuth Industrial Co. Inc. Method and apparatus for a lead-frame air-cavity package
US20040104460A1 (en) * 2002-03-22 2004-06-03 Stark David H. Wafer-level hermetic micro-device packages
CN1838420A (zh) * 2005-03-24 2006-09-27 台湾积体电路制造股份有限公司 半导体装置以及其形成的方法
CN101300674A (zh) * 2005-11-01 2008-11-05 Nxp股份有限公司 用于半导体裸片的气腔封装以及形成气腔封装的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030102540A1 (en) * 2001-12-03 2003-06-05 Azimuth Industrial Co. Inc. Method and apparatus for a lead-frame air-cavity package
US20040104460A1 (en) * 2002-03-22 2004-06-03 Stark David H. Wafer-level hermetic micro-device packages
CN1838420A (zh) * 2005-03-24 2006-09-27 台湾积体电路制造股份有限公司 半导体装置以及其形成的方法
CN101300674A (zh) * 2005-11-01 2008-11-05 Nxp股份有限公司 用于半导体裸片的气腔封装以及形成气腔封装的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107078075A (zh) * 2014-11-05 2017-08-18 Ev 集团 E·索尔纳有限责任公司 用于对产品衬底进行涂层的方法和装置
CN104649218A (zh) * 2015-02-12 2015-05-27 上海集成电路研发中心有限公司 一种晶圆级真空封装方法
CN109704270A (zh) * 2018-12-29 2019-05-03 武汉耐普登科技有限公司 五金件、微机电传感器封装结构及制造方法
CN110054144A (zh) * 2019-04-22 2019-07-26 武汉耐普登科技有限公司 微机电传感器封装结构及制造方法
WO2023142539A1 (zh) * 2022-01-29 2023-08-03 华为数字能源技术有限公司 一种盖板、功率模块以及电子设备

Similar Documents

Publication Publication Date Title
TWI476877B (zh) 氣腔式封裝結構及方法
CN101878527B (zh) 使用倒装芯片安装的晶片级封装
CN102685657B (zh) 部件
US7883936B2 (en) Multi layer low cost cavity substrate fabrication for PoP packages
US9406747B2 (en) Component in the form of a wafer level package and method for manufacturing same
US9162871B1 (en) Metal mesh lid MEMS package and method
CN103730426A (zh) 气腔式封装结构及方法
US20130341775A1 (en) Semiconductor module
CN104661164B (zh) 半导体器件以及形成半导体器件的方法
CN101436590A (zh) 具有提高的接合可靠性的层叠封装
US20120091487A1 (en) Light emitting diode package and method for manufacturing the same
CN104458101A (zh) 侧通气压力传感器装置
CN207845151U (zh) 包含压力传感器电路的封装体和压力传感器封装体
CN103700635A (zh) 一种带腔体的芯片封装结构及其封装方法
CN110504934A (zh) 一种芯片封装方法及封装结构
CN105958963A (zh) 一种封装结构及其制造方法
CN105174195A (zh) 一种腔体mems器件的晶圆级封装结构及封装方法
CN101150886A (zh) 微机电麦克风的封装结构及封装方法
CN102222627A (zh) 具有晶圆尺寸贴片的封装方法
CN104112733A (zh) 用于封装半导体芯片的模制材料和方法
TWI425676B (zh) 半導體封裝結構
CN103346129B (zh) 一种陶瓷封装外壳及其制作方法、芯片封装方法
CN205087913U (zh) 一种腔体mems器件的晶圆级封装结构
CN109037171A (zh) 集成电路封装体及其制造方法
CN102543910A (zh) 芯片封装件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140416

WD01 Invention patent application deemed withdrawn after publication