CN103730352A - 具有硅化物化源极-漏极区域的finfet器件及其使用两步退火的制作方法 - Google Patents

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Abstract

热退火流程工艺包括如下步骤：在硅半导体结构上沉积金属或金属合金；执行快速热退火(RTA)类型的第一退火以在硅半导体结构的一部分中生成富金属相；去除未反应的金属或金属合金；以及以如下温度执行作为毫秒退火的第二退火，该温度低于在硅半导体结构中存在的硅材料的熔化温度。

Description

具有硅化物化源极-漏极区域的FINFET器件及其使用两步退火的制作方法
相关申请的交叉引用
本申请要求于2012年10月16日提交的美国临时申请61／714,334的优先权，该申请的全部内容通过引用并入本文。
技术领域
本申请涉及硅化物的形成，并且更具体而言，涉及场效应晶体管(FET)器件的硅化物化源极-漏极区域的形成，并且甚至更具体而言，涉及具有全硅化物化应变源极-漏极区域的FinFET器件的制作。
背景技术
可以在场效应晶体管中沿传导沟道引入应力以增加载流子迁移率。为了满足微电子产业的用于高驱动电流和增加的电路速度的持续需求，尤其感兴趣用于改善FET和含FET器件的性能的应变硅(Si)沟道。然而，增加沿Si沟道的应力的能力已被证实受到挑战。当前制作工艺要么极其复杂，要么已被发现减小FET和含FET的器件的效率。
仍然需要提供满足产业对增加电路速度和先进微电子器件的改进性能的需求的改进器件和制造这类器件的方法。改进的器件和制作这类器件的方法不应赋予流程工艺的额外复杂性并且不应减少当形成时最终产品的效率。
硅化物最小化在电子器件(诸如互补金属氧化物半导体场效应晶体管(CMOS FET))的硅源-极漏极区域(SDR)与接触之间的接触电阻。自从90和65nm节点问世以来，硅化镍是CMOS FET产业的用于与低电阻率单硅化物NiSi相的形成接触以最小化接触电阻的标准。一个行业做法是向镍添加铂以增强硅化物热稳定性、延迟NiSi凝聚和二硅化物NiSi2或者其它富Si相形成。Ni(Pt)Si也减少缺陷含量，诸如在CMOS FET栅极之下的侵蚀(encroachment)或者管运(piping)。从更旧到最先进技术节点，Pt含量在比例上分别从0到15％变化。
随着FET晶体管制作朝诸如FinFET器件之类的新结构前进，需要硅化物化的改进工艺。
发明内容
在一个实施例中，一种方法包括：在含硅材料上沉积金属或金属合金；以第一温度热退火；去除未反应的金属或金属／合金；以及以第二温度热退火并且持续少于30毫秒的持续时间，其中第二温度大于第一温度，并且其中第二温度是在含硅材料的熔化温度以下的亚熔化(sub-melt)温度。
在一个实施例中，一种方法包括：形成支撑晶体管的源极-漏极区域的硅半导体结构；形成栅极结构，所述源极-漏极区域被提供为与所述栅极结构相关联；以及通过如下步骤硅化物化所述源极-漏极区域：在所述源极-漏极区域上沉积金属或金属合金；以第一温度执行第一退火；从源极-漏极区域去除未反应的金属或金属合金；以及，以第二温度执行第二退火，第二温度大于第一温度但是在所述硅半导体结构的熔化温度以下，所述第二退火具有不超过30毫秒的持续时间。
在一个或多个实施例中，提供一种关于形成硅化物并且更具体而言关于形成硅化物化的源极-漏极区域的、用于制作集成电路结构(FET、FinFET、互补型金属氧化物半导体(CMOS)等)的方法。该方法包括在沉积金属或金属合金之后执行改进的两步热退火。金属可以包括但不限于过渡金属，诸如镍(Ni)、钛(Ti)、钴(Co)，而金属合金可以包括这类过渡金属，例如含铂的镍[Ni(Pt)]。
两步退火包括第一退火和第二退火。以第一温度执行第一退火，例如一般将第一温度选择为用于标准已知(常规)RTA方法。在一个或多个实施例中，第一温度介于约250℃和约320℃之间。在一些实施例中，第一温度为约300℃。第二热退火是以比第一退火高的温度但是在Si的熔化温度以下的温度执行的毫秒退火。执行第二热退火持续约为或少于约30毫秒的短持续时间、或少于20毫秒、或少于10毫秒、或约1毫秒或少于1毫秒、或低至约0.2毫秒。可以通过激光退火或通过动态表面退火(DSA)等执行第二热退火。在一个或多个实施例中，第二温度介于约650℃和约850℃之间。在一个或多个实施例中，第二温度是约800℃。
流程工艺导致形成金属单硅化物。对于由镍(Ni)、钛(Ti)、钴(Co)和含铂的镍[Ni(Pt)]表示的金属而言，将通过所描述的流程工艺形成的金属单硅化物分别是NiSi、TiSi2、CoSi2和Ni(Pt)Si。
可以在FET、FinFET、CMOS FET等的栅极形成之前或之后执行流程工艺。
附图说明
为了更好的理解实施例，现在仅通过示例参照所附附图，其中：
图1描绘了本文描述的流程工艺；
图2描绘了热应力迟滞(hysteresis)测量；
图3描绘了与所描述的工艺(圆环)相比使用常规工艺(三角形)产生的代表性应力值；
图4描绘了与所描述的工艺(圆环)相比用于受到常规工艺(三角形)的晶片的热应力迟滞测量；
图5示意性地描绘了经受在本文中描述的工艺的代表性结构，在此之后完全集成结构；
图6A描绘了使用常规工艺的代表性应变测量；
图6B描绘了使用所描述的流程工艺的代表性应变测量；
图7描绘了在使用有限元仿真拟合根据所描述的工艺获得实验数据之后的代表性应变值；以及
图8至图20示意性地描绘了本文描述的另一代表性流程工艺。
具体实施方式
虽然在下文中具体论述了制作和使用各种实施例，但是应该理解，本文描述的内容提供可以在各种情形下体现的许多发明性概念。本文论述的实施例仅是示意而并非限制本发明的范围。
现在参见图1，其示出了用于硅化物化的流程工艺。
步骤10提供在含Si表面上沉积金属或金属合金。用于沉积的合适金属包括过渡金属以及过渡金属的合金。示例包括但不限于使用如下材料：Ni、Ti和Co以及Ni(Pt)的合金。可以理解，其它合适的金属和金属合金也可以接受并且为本领域技术人员所知。金属沉积厚度一般介于约1nm和约30nm之间或介于约3nm和约25nm之间。
该工艺通过执行两步热退火而继续。
两步热退火工艺包括第一热退火(步骤20)和第二热退火(步骤40)。在两个退火之间，先前在步骤10中沉积的未转换成硅化物的金属在步骤20中被去除。
在第一热退火中，其上已沉积金属或金属合金的含硅表面经受第一温度和第一持续时间的第一热退火。第一温度被认为是低的退火温度。在一个或多个实施例中，第一温度介于约250℃和约320℃之间。在一些实施例中，第一温度约300℃。第一热退火的持续时间通常在约10秒和约120秒之间。第一热退火发起金属或金属合金在含硅表面中的扩散，从而形成富金属相。例如，通过沉积Ni(Pt)合金，在含Si表面中形成掺杂Pt的富镍相。
在完成步骤20第一退火之后，使用湿法化学蚀刻(如果期望，则其可以对先前沉积的金属是选择性的)去除未反应的金属或金属合金。
在第二热退火中，先前在其上沉积金属或金属合金并且已从其去除未反应金属的局部硅化物化Si表面经受第二温度和第二持续时间的第二热退火。第二温度被认为是高于第一热退火的第一温度的高温。在一个或多个实施例中，第二温度是亚熔化温度，其可以实现高的器件温度但是不熔化硅。在一个或多个实施例中，第二温度介于约650℃和约850℃之间。暴露于第二温度的持续时间非常短，通常为30毫秒或更少，并且在本文中被称为毫秒退火。在一些实施例中，持续时间可以仅为约1毫秒。在附加的一些实施例中，持续时间可以低至0.2毫秒。在一些实施例中，第二持续时间可以介于约1毫秒和约30毫秒之间。在又一些实施例中，第二持续时间可以介于约0.2毫秒和约30毫秒之间。该短持续时间是预期的，以便防止金属或金属合金从富金属相扩散。第二退火的短的时间进一步防止应力驰豫并且抑制显著的掺杂剂失活。不期望第二热退火的持续时间长于30毫秒，这是因为其并不提供期望的转变。当第二热退火长于30毫秒时，不再被认为是毫秒退火，而是被认为是常规快速热退火(RTA)工艺。
可以通过激光退火或通过动态表面退火来执行毫秒退火。第二热退火将富金属相(在第一热退火中形成)转变为金属单硅化物。例如，当富金属相是使用第一退火形成的富Ni相时，第二热退火将形成镍单硅化物。短脉冲激光可以用于第二热退火；该工具与CMOSFET和FinFET的加工兼容。
有利地，通过使用所描述的流程工艺，不存在硅化物烧结(agglomeration)或富Si相的形成。这部分地由于第二热退火是毫秒退火，使得第二热退火的持续时间被限制于30毫秒或更低。
如本领域技术人员所理解的那样，用于硅化物化的金属的选择对在完成所描述的流程工艺之后向含Si表面提供的拉伸性应力具有影响。
当完成所描述的流程工艺之后，含硅表面的沉积金属的区域在优选实施例中将完全转换成硅化物。例如，通过使用金属或金属合金(诸如Ni、Ti、Co以及Ni(Pt)的合金)，所形成的硅化物将分别是NiSi、TiSi2、CoSi2和Ni(Pt)Si。
在如下描述的p型(001)硅晶片和28nm节点的SDR电晶片上检验所描述的流程工艺。
初始地，在全片晶片样品上分析热退火。(001)p型掺杂硅衬底经历原位预清洁，在此之后，经由物理气相沉积(PVD)在20℃引入10nm厚的Ni(Pt)层(其中Pt为10％)。
在图2中示出在Ni(Pt)沉积之后在全晶片薄片上的应力迟滞。由于在Ni膜中的颗粒生长，应力在130℃以上出现。在形成富金属相(这在此情形中是Ni2Si的富Ni硅化物相)期间，应力偏移至压缩性值。在300℃左右的最小值与Si中Ni层的全扩散有关。向更为拉伸性值的增加对应于在富Ni相内应力的驰豫。在300℃以上，金属单硅化物(在此情形下，作为Ni单硅化物)的形成与层内应力的驰豫并行地出现；力与宽度的比率接近于0。由于添加了Pt，即使在800℃，也不期望沿循环的二硅化物形成。在从800℃冷却到650℃期间，绘制力与宽度的比率σxf，并且保持为小的，并且呈现为轻微的负斜率。这种趋势类似于在相同范围内的温度斜升期间的发现。在650℃以下，观察到σxf的趋向于正值的、有些线性的构建，直至达到室温，其中由于硅化物对硅的热膨胀系数的差异在400℃处具有简短的弯曲。在热循环终止时，针对在其上沉积了Ni(Pt)的全晶片薄片测量在800MPa的室温应力值。当通过标准(常规)退火方法(使用约400℃的退火温度和30秒的退火时间)制备时，所测量的应力值与针对NiSi和Ni(Pt)Si(具有10％的Pt)测量的拉伸性应力值一致，范围从600Mpa至850Mpa。
在全薄片晶片上的流程工艺的示例
经由PVD以20℃向许多p型(001)硅晶片沉积Ni(Pt)(其中Pt为10％)／TiN的双层，从而形成10nm和10nm的相应厚度。使用利用卤素灯的标准RTA方法以280℃的第一温度在氮气下热退火所有晶片持续30秒，在此之后，通过选择性湿法蚀刻去除未反应的金属堆叠。向用作对照样品的一些晶片，以390℃执行第二退火持续30秒(由此应用标准RTA方法)。向经受本文描述的流程工艺的另一些晶片，以800℃执行毫秒退火持续0.5毫秒的持续时间。相比于呈现800MPa的应力值的对照样品(图3)，后者的这些晶片呈现1.65GPa的应力值。图3中的直线描绘了应力随着温度的线性依赖关系。对于两种结构而言，在形成金属硅化物化之后在室温获得应力。结果显示当晶片经受本文描述的流程工艺时应力值将超出两倍。所产生的应力也差不多稳定，即使在进一步处理之后，如下文提供的迟滞数据中所示(图4)。
在通过标准(常规)方法(晶片B)和本文描述的流程工艺(晶片C)处理之后形成的晶片和硅化物(Ni(Pt)Si)的热稳定性通过将其均经受原位曲率测量来使用上述方法评估。迟滞包括从室温至400℃的斜坡上升(5℃／分钟)和在400℃的顶部温度处的1小时平稳时期。在图4中示出代表性结果。对于晶片B和晶片C而言，热应力在从室温至400℃下降，这部分由于硅和硅化物之间膨胀系数差异，并且也因为硅和金属硅化物热膨胀系数(CTE)之间的失配。在400℃平稳时期期间应力在两个晶片结构中增加。通过冷却，观察到热应力构建(具有较低斜率)，经受本文描述的流程工艺的晶片(晶片C)显著较高，这指示轻微的材料转变。在斜坡向下之后的晶片曲率测量之后，以室温再次测量应力。对于晶片B，在斜坡向下之后的室温应力是850MPa，这指示在热循环之后应力约增加正的50MPa。对于晶片C，在斜坡向下之后室温应力为约1.4MPa，这指示应力在热循环应力之后减少约250MPa。然而，尽管在晶片C中发现应力减少，但是该晶片结构在经历本文描述的改进的退火流程工艺之后保持高的拉伸性，从而展现与经历标准(常规)RTA方法的晶片B相比的高的多的最终拉伸性应力值。
在具有源极-漏极区域(SDR)的电晶片上的流程工艺的示例
在完全集成之前，向通过沉积Ni(Pt)(其中Pt为10％)的28nm节点的SDR晶片应用本文描述的流程工艺，以280℃的第一温度退火持续30秒的持续时间，在此之后，通过选择性湿法蚀刻去除未反应的金属堆叠，之后是在800℃的持续0.5毫秒的持续时间的毫秒退火。然后将SDR晶片完全集成作为n型MOSFET，包括形成铜互连，这意味着SDR晶片进一步经受在约400℃的温度的热处理。向包括相同结构的对照物沉积Ni(Pt)(其中Pt为10％)，之后以280℃退火持续30秒的持续时间，之后通过选择性湿法蚀刻去除未反应的金属堆叠，并且通过常规(标准)RTA方法在390℃退火持续30秒。也以相同的方式完全集成该晶片。针对硅化物厚度、电测量和应力评估对照SDR结构(晶片D)和通过所描述的流程工艺硅化物化的晶片(晶片E)这两者。
通过利用透射电子显微镜(TEM)使用暗场电子全息图(DFEH)测量在硅SDR中引起的应变来针对结构D和结构E测量应力。在结构D和结构E的每个结构中，通过具有以30keV操作的FEI HELIOS双束的离子束研磨来制备120nm厚的TEM薄片。在形成薄片之后，施加5keV的低能量“清扫”束以去除布满缺陷的无定形部分(存在于薄片的两侧)。然后在以200keV操作的FEI TECNAI显微镜内执行DFEH TEM分析，其中具体优化以获取低级别的应变(双棱镜原理，本领域所知)。在获取之后，处理暗场全息图。获得组合两个非共线暗场全息图(一个来自<202>衍射斑，而另一个来自<-202>衍射斑)水平应变□xx的图。这提供了关于与微电子尺度兼容的小场(少于1000nm2)的变形图，其具有约8nm的空间分辨率和低至10-3的应变灵敏度(具有+／-510-4的精度)。为了确定硅化物化纳米结构中的应力，将实验硅应变□xx(在硅化物区域之下测量)与针对不同硅化物应力值(其中对应力的精度为+／-0.18GPa)使用机械仿真(使用FEM)获得的应变分布进行比较。
参见图5，TEM截面图的微观分析显示结构D和结构E在源极／漏极区域被完全硅化物化。结构D的平均厚度为近似18nm，而结构E为20nm厚度。因此，利用所描述的流程工艺的硅化物化层厚度稍微较高。这在使用上述毯式(blanket)晶片(全薄片)时未观察到。
在硅化物化区域之下，观察到较高的压缩性水平应变分量□xx(参见晶片C)，从而表明使用所描述的流程工艺构建较高的应力。相比于结构D，结构E的在硅化物区域之下的硅应变较高。本文描述的流程工艺提供较高的拉伸性应变。这表明在结构E中引起的应变的增加是由于在结构E中构建的较高的应力。
所测量的在硅化物区域之下的硅应变exx是与相同区域中通过针对不同硅化物应力值仿真获得的应变分布的比较允许针对结构D和结构E确定纳米硅化物区域中的应力值。对于结构D，硅化物应力估计是0.6GPa+／-0.18。对于结构E，获得1.5GPa+／-0.18的值。这首先确认本文描述的流程工艺(其包括毫秒退火步骤)的影响，这是因为在纳米尺度的硅化物应力与在全薄片晶片获得的微观值相似。也在纳米尺度验证了热稳定性，这是因为尽管包括显著热预算的金属互连的集成，硅化物应力仍保持高的拉伸性。
使用当在硅化物化区域之下获得时的应变硅测量(如上所述)校准的机械仿真为结构D(三角形和实线)和结构E(圆环和虚线)提供了硅沟道中的应变场(图7)。数据显示在结构D和结构E之间计算的差值位于测量精度以下。在纳米尺度的DFEH测量和机械FEM仿真的组合确认使用本文描述的流程工艺和毫秒退火实现高的硅化物应力。
因此，微观和在纳米尺度评估的本文描述的流程工艺提供在含硅表面上的金属单硅化物层。本文描述的流程工艺也提供在金属单硅化物中的较高的拉伸性应力，其即使在完全集成晶体管器件之后也维持。因此，即使在结构受到后续互连加热和冷却(例如又一些处理步骤或末端工艺处理)之后，较高的拉伸性应力也是稳定的。与在标准(常规)RTA方法中使用的长的高温处理相比，使用本文所述的毫秒退火防止在高温的机械驰豫并且实现最大的热应力构建。在n型FinFET器件中，本文描述的流程工艺完全硅化物化源极／漏极区域。可以理解，在期望时，本文描述的流程工艺可以替代地用于生产局部硅化物化的结构(以牺牲效率为代价)。改进的RTA工艺与本领域技术人员所知的标准FINFET／SOI工艺流程兼容。
也在标准MOSFET上检验所述流程工艺。虽然所形成的硅化物化材料的体积是小的，并且一般不足以极大地改变应力(未示出数据)，所描述的流程工艺仍可以应用至MOSFET器件，可能与另一应力体组合。
本文描述的内容是用于形成具有硅化物化源极和漏极区域的FinFET结构的进一步流程工艺。
在一些实施例中，又一流程工艺包括在形成诸如高k金属栅极之类的金属栅极之后完全硅化物化源极和漏极区域。在图8至图20中示意性地表示该工艺。对于这类工艺而言，流程包括：形成鳍；可选地包括绝缘场氧化物(当在体衬底上形成时)；形成虚设栅极；形成间隔体(优化为维持在硅化物化区域和沟道之间的充分距离)；在栅极优先之后或去除栅极之后形成金属栅极；执行上述硅化物化流程工艺(包括沉积金属／金属合金，执行第一热退火和执行作为毫秒退火的第二热退火)；以及使用本领域技术人员所知的标准后续工艺完成晶体管／电路制作。
又一流程工艺还可以包括在形成诸如高k金属栅极之类的金属栅极之前完全硅化物化源极区域和漏极区域。对于这类工艺而言，流程包括：形成鳍；可选地包括绝缘场氧化物(当在体衬底上形成时)；形成虚设栅极；形成间隔体(优化为维持在硅化物化区域和沟道之间的充分距离)；执行上述硅化物化流程工艺(包括沉积金属／金属合金，执行第一热退火以及执行作为毫秒退火的第二热退火)；在栅极优先或去除栅极之后形成金属栅极；使用本领域技术人员所知的标准后续工艺完成晶体管／电路制作。
现在描述图8至图20的又一流程工艺。在图8中，在体半导体衬底102的顶部上提供图案化的掩模104。掩模104是硬掩模并且可以是含硅材料(或含硅材料的多个层)或光致抗蚀剂层。衬底102可以是体衬底或备选地可以包括绝缘体上硅(SOI)衬底。半导体材料可以根据应用而被掺杂或不被掺杂。
然后通过图案化的掩模104执行定向蚀刻(例如高压定向蚀刻；反应离子蚀刻)以去除衬底102的半导体材料。然后去除掩模，留下在衬底102的顶表面上的多个鳍114。在完全蚀刻通过衬底102之前终止蚀刻，由此确保所形成的鳍114从衬底102的顶表面向上延伸。在图9中示出结果。
当衬底102是体衬底时，通过在鳍之间沉积绝缘场氧化物材料至少于鳍的高度的高度来提供电失活的隔离区域106。这在图10中示出。然后以保形的方式在晶片上沉积第二绝缘层108以覆盖隔离区域106和延伸鳍114。如果衬底是SOI类型，或者更一般而言当衬底包括在衬底的有源区域之间的浅沟槽隔离(STI)结构110时，第二保形绝缘层108也将覆盖STI结构110。本领域技术人员熟悉用于形成STI结构110的蚀刻和填充沟槽的工艺以及从SOI衬底的顶部半导体层(例如通过外延)生长鳍114的工艺。在一个或多个实施例中，提供浅沟槽隔离结构110以将衬底的第一有源区域与衬底的第二有源区域隔离。例如，浅沟槽隔离结构110可以将用于n型器件的形成的区域与用于p型器件的形成的区域隔离。
根据图1所述的工艺，在硅化物化之前或之后形成虚设栅极结构。硅化物化工艺包括沉积金属／金属合金、以第一温度热退火、去除未反应的金属以及以第二温度毫秒退火。
虚设栅极始于在第二绝缘层108上沉积多晶硅层112。这在图12中示出。沉积工艺可以为已知沉积工艺，包括化学气相沉积(CVD)、PVD等等。
然后使用图案化掩模116对多晶硅层112进行掩蔽，并且选择性去除掩模之间的多晶硅材料，留下在衬底之上的栅极堆叠，其包括虚设栅极122、层120和帽118。这在图13中示出。
然后保形地沉积与帽118相同材料的保形层118’。这在图14中示出。STI结构显示为将pFET器件的有源区域和虚设栅极与nFET器件的有源区域和虚设栅极分离。重要的是，在虚设栅极的侧壁上存在保形层118’。
然后执行蚀刻以去除保形层118’，除了在虚设栅极的侧壁上。保形层118’的剩余部分形成栅极电极的侧壁间隔体。
保形层118’的蚀刻暴露衬底的上表面。与nFET器件相关联的有源区域被掩蔽，并且在与pFET器件相关联的有源区域中执行外延工艺以生成凸起的源极-漏极结构124。该外延生长可以包括硅锗。
然后去除在与nFET器件相关联的有源区域之上的掩模。结果在图15中示出。
在一个实施例中，也可以执行外延生长以生成nFET器件的凸起的源极-漏极区域。这通过掩蔽与pFET器件相关联的有源区域实现。
然后在所有结构之上提供绝缘材料层的保形沉积，并且沉积预金属电介质，并且以本领域技术人员已知的方式使其经受平坦化。执行平坦化至暴露虚设栅极122的多晶硅材料的程度。结果在图16中示出。
然后去除虚设栅极122的多晶硅材料。这在图17中示出。
通过去除虚设栅极122提供的开口126，沉积栅极堆叠材料以形成栅极堆叠128，其包括下列项：作为高介电常数电介质的氮化硅(Si3N4)和基于铪的氧化物堆叠，以及作为栅极金属堆叠的具有钨的基于钛的合金(其由氮化硅盖帽)。可以使用其它栅极堆叠材料和结构，包括相似的高介电常数氧化物与其它栅极金属，诸如铝合金。其它帽材料也例如适用于形成高k电介质栅极。
在栅极堆叠128的任一侧上的鳍内提供源极-漏极区域。源极／漏极区域可以合并或未合并。
然后根据图1的工艺对源极和漏极区域进行硅化物化。结果在图19在区域130处示出。例如，沉积金属／金属合金，执行第一温度的第一热退火，去除未反应的金属／金属合金，以及执行第二毫秒退火温度的第二热退火。通过所述的改进的流程工艺，可以在共同的工艺步骤中将nFET和pFET器件的源极-漏极区域硅化物化。备选地，可以使用双硅化物方案或仅一个区域被硅化物化。由于鳍114薄，因此改进的流程工艺无需包括在毫秒退火步骤中的显著的退火时间以完全硅化物化源极漏极区域。在毫秒退火步骤中，持续时间是30毫秒或更少，其也可以将进入鳍中的金属扩散最小化。虽然优选完全硅化物化源极／漏极区域，但是可以理解，上述工艺可以替代地用于局部地生成硅化物化结构(以牺牲效率为代价)。
然后，在执行图19中的改进的流程工艺之后执行结构的标准处理。标准处理可以根据需要生成接触、过孔和互连特征，诸如预金属电介质层、其它材料层和层间电介质。参见图20，可以理解，本文描述的改进的工艺流程并不防止形成在结构之上的附加的金属化层，附加的金属化层可以以本领域技术人员所知的方式形成。
通过使用所述的改进热退火流程工艺获得的完全硅化物化源极／漏极区域的使用可以获取许多优势。例如，使用毫秒退火步骤便于小的表面的硅化物化。此外，使用毫秒退火步骤可以防止任何金属通过结的不期望的扩散，该扩散对于半导体器件是有害的。此外，所述的改进退火工艺比嵌入应力体(诸如嵌入SiC作为原位掺杂应力体)更易于实施。
图14至图20显示了所述的改进流程工艺，其与本领域技术人员已知的标准FINFET／SOI工艺流程兼容。虽然这些特征示出了在栅极形成之后的硅化物化的流程工艺，但是可以理解，源极／漏极区域的硅化物化可以在栅极形成之前或之后的工艺流程中出现。
所描述的改进的工艺流程提供一种半导体结构，其具有由与源极／漏极区域的硅化物化相关联的拉伸性应变引起的应变沟道。硅化物化的源极／漏极区域包括金属单硅化物，并且该金属单硅化物向沟道引入拉伸性应变。结构还包括间隔体以维持在硅化物化源极／漏极区域和沟道之间的充分距离。此外，该结构还包括金属栅极，诸如高k金属栅极。
虽然已在附图和前述描述中具体示出和描述的本发明，但是这些示出和描述被认为是示意性或示例性，而非限制性。本发明不限于所公开的具体实施例。在实践本发明的过程中，本领域技术人员根据对附图、公开内容和权利要求书的研究可以理解和实现对所公开的实施例的其它变化。

Claims (19)

1.一种方法，包括：
在含硅材料上沉积金属或金属合金；
以第一温度热退火；
去除未反应的金属或金属／合金；以及
以第二温度并且持续少于30毫秒的持续时间热退火，其中所述第二温度大于所述第一温度，并且其中所述第二温度是在所述含硅材料的熔化温度以下的亚熔化温度。
2.根据权利要求1所述的方法，其中以所述第一温度热退火在所述含硅材料的一部分中形成富金属相。
3.根据权利要求2所述的方法，其中以所述第二温度热退火在所述含硅材料中形成金属单硅化物。
4.根据权利要求1所述的方法，其中所述第一温度介于约250℃和约320℃之间，并且所述第二温度超过650℃但是在所述含硅材料的所述熔化温度以下。
5.根据权利要求1所述的方法，其中所述含硅材料是晶体管的源极-漏极区域。
6.根据权利要求1所述的方法，其中沉积包括沉积所述金属或金属合金的薄层。
7.根据权利要求1所述的方法，其中以所述第二温度热退火具有少于20毫秒的持续时间。
8.根据权利要求1所述的方法，其中以所述第二温度热退火具有少于10毫秒的持续时间。
9.根据权利要求1所述的方法，其中以所述第二温度热退火具有约1毫秒至低至0.2毫秒的持续时间。
10.根据权利要求1所述的方法，其中以第二温度并且持续少于30毫秒的持续时间的热退火包括执行毫秒亚熔化激光退火。
11.根据权利要求1所述的方法，其中以第一温度热退火包括执行快速热退火(RTA)。
12.根据权利要求1所述的方法，其中以第二温度并且持续少于30毫秒的持续时间的热退火包括执行动态扫描退火。
13.一种方法，包括：
形成支撑晶体管的源极-漏极区域的硅半导体结构；
形成栅极结构，所述源极-漏极区域被提供为与所述栅极结构相关联；
通过以下步骤硅化物化所述源极-漏极区域：
在所述源极-漏极区域上沉积金属或金属合金；
以第一温度执行第一退火；
从所述源极-漏极区域去除未反应的金属或金属合金；以及
以大于所述第一温度但是在所述硅半导体结构的熔化温度以下的第二温度执行第二退火，所述第二退火具有不超过30毫秒的持续时间。
14.根据权利要求13所述的方法，其中所述硅半导体结构是FinFET晶体管的鳍。
15.根据权利要求13所述的方法，其中所述硅半导体结构包括硅锗。
16.根据权利要求13所述的方法，其中执行所述第一退火在所述硅半导体结构的一部分中形成富金属相。
17.根据权利要求16所述的方法，其中执行所述第二退火在所述硅半导体结构中形成金属单硅化物。
18.根据权利要求13所述的方法，其中所述源极-漏极区域完全被硅化物化。
19.根据权利要求13所述的方法，其中所述第一温度介于约250℃和约320℃之间，并且所述第二温度超过650℃但是在所述硅半导体结构的所述熔化温度以下。
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