CN103729327B - 可配置的mddi主端接口电路 - Google Patents
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Abstract
本发明公开了一种可配置的MDDI主端接口电路，用于解决现有MDDI主端接口电路最大数据传输速度低的技术问题。技术方案是包括链接控制模块，还包括控制寄存器堆、先进先出存储器、唤醒检测电路、串行发送模块、并行接收模块和CRC校验电路，实现前向链接和反向链接数据传输。本发明通过MCU配置控制寄存器堆，可以根据显示需要配置不同的接口模式，支持MDDI的Type I、Type II、Type III和Type IV四种接口模式；可作为IP核挂载在微处理器总线结构上使用，电路通用性强；最大数据传输速度由背景技术的160Mbps提高到200Mbps，提高了25%。
Description
技术领域
本发明涉及一种MDDI主端接口电路，特别涉及一种可配置的MDDI主端接口电路。
背景技术
随着移动通信技术的快速发展，高端多媒体和网络功能要求终端显示设备具有更大的屏幕尺寸、更高的分辨率、更强的色彩还原能力以及3D显示等功能。为了满足以上需求，终端显示设备必须具备高速接收和传输大量数据的能力。
MDDI(MobileDisplayDigitalInterface，移动显示数字接口)是目前最流行的高速串行数据接口标准之一，具有连线少，信号传输可靠性高，低功耗和电路简单的特点，广泛应用于移动显示终端领域。MDDI接口电路分为主端和从端电路，主端接口电路通常内置于移动显示系统的时序控制器或图像处理芯片中，而从端则内置于显示屏的驱动芯片内，主端和从端电路之间在PCB上通过导线连接。由主端向从端发送数据称为前向链接模式，反之主端接收从端的数据称为反向链接模式。
参照图4。文献“JeongwooPark,KwangjaeLee,JeonghunKim,Kwang-HyunBaek,SukiKim,AnMDDI-HostArchitecturewithLowComplexityforSOCPlatforms,IEEETransactionsonConsumerElectronics,Vol.53,No.4,NOVEMBER2007”公开了一种MDDI主端接口电路的结构，但该电路结构仅支持MDDI协议中规定的TypeI或TypeII两种接口模式，通用性较差，且最大数据传输速度仅为160Mbps。
发明内容
为了克服现有MDDI主端接口电路最大数据传输速度低的不足，本发明提供一种可配置的MDDI主端接口电路。该电路包括链接控制模块，还包括控制寄存器堆、先进先出存储器、唤醒检测电路、串行发送模块、并行接收模块和CRC校验电路，实现前向链接和反向链接数据传输。通过控制寄存器堆，分别实现对接口模式和数据包生成的控制，另外依照IP核的设计方法进行电路设计，从而增强了MDDI主端接口电路的可配置性和可复用性。控制寄存器堆可以按位寻址，利用寄存器相应位分别控制链接控制模块、串行发送模块和并行接收模块。系统复位后，微处理器通过地址总线、数据总线将控制指令写入相应的控制寄存器堆中。MDDI主端接口电路完成控制数据包和图像数据包的生成。本发明中只定义了总线读写时序，未针对某一种具体的总线接口进行设计实现，可以提高MDDI主端接口电路的通用性和最大数据传输速度。
本发明解决其技术问题所采用的技术方案：一种可配置的MDDI主端接口电路，包括链接控制模块，其特点是还包括控制寄存器堆、先进先出存储器、唤醒检测电路、串行发送模块、并行接收模块和CRC校验电路，实现前向链接和反向链接数据传输。
前向链接时，即数据由MDDI主端向从端发送数据。MDDI主端接口电路作为IP核挂载在微处理器总线上。微处理器通过地址总线和数据总线将控制指令和图像数据写入MDDI主端接口电路中。控制指令被写入控制寄存器堆中，控制寄存器堆用于控制链接控制模块中的数据包生成和MDDI主端接口电路的接口模式，并配置数据包中子帧长度、反向链接标识以及读写信息。图像数据则被写入先进先出存储器中。CRC校验电路采用16-bit的循环冗余校验算法产生校验信息，并将校验信息传输给链接控制模块。链接控制模块根据控制指令选择工作状态。在前向链接有效的情况下，链接控制模块读取控制寄存器堆中的数据包参数信息和先进先出存储器中的图像数据，按照MDDI协议要求产生六种前向链接数据包。链接控制模块将数据包以8-bit的形式发送到串行发送模块，经串行化处理后，数据和数据-脉冲编码信号通过LVDS接口发送到MDDI从端电路。
反向链接数据传输时，即数据由MDDI从端向主端发送数据。反向链接数据包在MDDI从端中串行化，经LVDS接口发送给MDDI主端。并行接收模块将写入的数据并行处理后，将8-bit的数据发送给链接控制模块。链接控制模块解析输入的数据包，使MDDI主端了解当前MDDI从端的工作状态、接口性能以及处理能力，调整主机的工作状态。唤醒检测电路在MDDI从端唤醒模式下使用，用于检测MDDI_Data0经过阈值125mV的LVDS接口的输入电压。若满足MDDI从端唤醒条件，MDDI主端就向从端发送唤醒序列。
本发明的有益效果是：本发明通过控制寄存器堆，分别实现对接口模式和数据包生成的控制，另外依照IP核的设计方法进行电路设计，从而增强了MDDI主端接口电路的可配置性和可复用性。控制寄存器堆可以按位寻址，利用寄存器相应位分别控制链接控制模块、串行发送模块和并行接收模块。系统复位后，微处理器通过地址总线、数据总线将控制指令写入相应的控制寄存器堆中。MDDI主端接口电路主要完成控制数据包和图像数据包的生成。本发明中只定义了总线读写时序，未针对某一种具体的总线接口进行设计实现，从而提高了MDDI主端接口电路的通用性。
本发明提出的MDDI主端接口电路的优点是：可通过MCU配置控制寄存器堆，可以根据显示需要配置不同的接口模式，支持MDDI的TypeI、TypeII、TypeIII和TypeIV四种接口模式；可作为IP核挂载在微处理器总线结构上使用，电路通用性强；数据传输速度达到200Mbps，与现有技术相比提高了25％，在TypeIV模式下，最大数据传输速率可以达到1.6Gbps。
下面结合附图和具体实施方式对本发明作详细说明。
附图说明
图1是本发明可配置的MDDI主端接口电路的结构框图。
图2是本发明可配置的MDDI主端接口电路的前向链接时序。
图3是本发明可配置的MDDI主端接口电路的反向链接时序。
图4是现有技术MDDI主端接口电路的结构框图。
具体实施方式
参照图1-3详细说明本发明。
可配置的MDDI主端接口电路主要由控制寄存器堆(RegisterBank)、先进先出存储器(FIFO)、唤醒检测电路(Wake-upChecker)、串行发送模块(SerialDriver)、并行接收模块(ParallelDriver)、CRC校验电路(CRCChecker)和链接控制模块(LinkController)等模块组成。该系统可实现前向链接和反向链接数据传输。
首先介绍前向链接模式，即数据由MDDI主端向从端发送数据。MDDI主端接口电路作为IP核挂载在微处理器总线上。微处理器通过地址总线和数据总线将控制指令和图像数据写入MDDI主端接口电路中。控制指令被写入8-bit的控制寄存器堆中，该模块主要用于控制链接控制模块中的数据包生成和MDDI主端接口电路的接口模式，并配置数据包中的相关参数信息，如子帧长度、反向链接标识、读写信息等。图像数据则被写入FIFO中。CRC校验电路采用16-bit的循环冗余校验算法产生校验信息，并将其传输给链接控制模块。链接控制模块根据控制指令选择工作状态。在前向链接有效的情况下，链接控制模块读取控制寄存器堆中的数据包参数信息和FIFO中的图像数据，按照MDDI协议要求产生Sub-frameHeaderPacket、VideoStreamPacket等6种前向链接数据包。链接控制模块将数据包以8-bit的形式发送到串行发送模块，经串行化处理后，数据和数据-脉冲编码信号通过LVDS接口发送到MDDI从端电路。
以TypeII模式为例，其前向链接的时序如下：
(1)在write信号为低，系统时钟sys_clk的上升沿，图像数据或控制指令写入FIFO或控制寄存器堆；
(2)系统时钟sys_clk经过锁相环倍频输出clkx，clkx作为串行发送模块的时钟信号；clk0作为MDDI主端接口电路的工作时钟；
(3)在readp信号有效时，FIFO将8-bit图像数据fifo_out写入链接控制模块和CRC校验电路；
(4)一段时间后，CRC校验电路将valid信号置为低电平，同时输出16-bit的校验结果crcout；
(5)在load信号有效时，链接控制模块将生成的数据包以8-bit数据流形式写入串行发送模块；
(6)串行发送模块根据接口模式将8-bitdout数据串行化，经MDDI_Data0和MDDI_Data1将数据包发送给MDDI从端电路；
(7)MDDI_Data0信息经数据-触发编码电路后，输出包含时钟信息的MDDI_Stb信号。
反向链接模式，即数据由MDDI从端向主端发送数据。反向链接数据包在MDDI从端中串行化，经LVDS接口发送给MDDI主端。并行接收模块将写入的数据并行处理后，将8-bit的数据发送给链接控制模块。链接控制模块解析输入的数据包，使MDDI主端了解当前MDDI从端的工作状态、接口性能、处理能力等信息，以调整主机的工作状态。
仍以TypeII模式为例，其反向链接的时序如下：
(1)MDDI从端通过MDDI_Data0、MDDI_Data1通道将反向数据包发送给MDDI主端；
(2)反向数据输入并行接收模块，经过4个clkx时钟，load_n信号被置为低电平，同时输出8-bit的并行数据Pout。链接控制模块解析反向数据包。
唤醒检测电路在MDDI从端唤醒模式下使用，用于检测MDDI_Data0经过阈值125mV的LVDS接口的输入电压。若满足MDDI从端唤醒条件，MDDI主端就向从端发送唤醒序列。
本发明公开的可配置MDDI主端接口电路结构中，增加了两个8-bit可配置寄存器，分别是链接配置寄存器和状态控制寄存器，该寄存器支持按位寻址，利用寄存器相应位分别控制链接控制模块、串行发送模块和并行接收模块。
链接配置寄存器的结构如表1所示。其中高4位为反向链接模式控制位，b7～b4分别对应反向链接时的RTypeIV、RTypeIII、RTypeII和RTypeI；低4位为前向链接模式控制位，b3～b0分别对应前向链接时的FTypeIV、FTypeIII、FTypeII和FTypeI。当控制位为高电平时，开启对应的接口模式，反之，当控制位为低电平时，则关断对应的接口模式。链接配置寄存器的每一位均可读出或写入。
表1链接配置寄存器的结构
状态控制寄存器的结构如表2所示。状态控制寄存器用于控制链接控制模块选择产生相应的数据包，当某一控制位为高电平时，产生该数据包有效；如果该数据包生成结束，则该控制位被置为低电平。其中，STB_En(b0)为链接服务重启信号；SFH_En(b1)为Sub-frameHeaderPacket控制信号；PIXEL_En(b2)为ViedoStreamPacket控制信号；FILL_En(b3)为FillerPacket控制信号；RLE_En(b4)为ReverseLinkEncapsulationPacket控制信号；RTM_En(b5)为RoundTripMeasurementPacket控制信号；RAS_En(b6)为RegisterAccessPacket控制信号；SHT_En(b7)为LinkShutdownPacket控制信号。链接配置寄存器的每一位均可读出或写入。
表2状态控制寄存器的结构
其他寄存器则用于存储数据包的参数信息，以配置各个数据包。
MDDI主端接口电路主要完成控制数据包和图像数据包的生成。本发明中只定义了总线读写时序，未针对某一种具体的总线接口进行设计实现，这样就提高了MDDI主端接口电路的通用性。与现有技术相比，本发明的电路结构中去除了AHB总线接口和DMA模块，同时将SFR模块、TXFIFO和RXFIFO改为34个8-bit寄存器(RegisterBank)和256个8-bit的FIFO。另外，串行发送模块的时钟采用锁相环(PLL)倍频处理后的时钟clkx，以保证数据的准确发送。
与现有技术相比，本发明提出的MDDI主端接口电路的优点是：可作为IP核挂载在微处理器总线结构上使用，电路通用性强；可通过MCU配置控制寄存器，可以根据显示需要配置不同的接口模式，支持MDDI的TypeI、TypeII、TypeIII和TypeIV四种接口模式；数据传输速度达到200Mbps，与现有技术相比提高了25％，在TypeIV模式下，最大数据传输速率可以达到1.6Gbps。
Claims (1)
1.一种可配置的MDDI主端接口电路，包括链接控制模块，其特征在于：还包括控制寄存器堆、先进先出存储器、唤醒检测电路、串行发送模块、并行接收模块和CRC校验电路，实现前向链接和反向链接数据传输；
前向链接时，即数据由MDDI主端向从端发送数据；MDDI主端接口电路作为IP核挂载在微处理器总线上；微处理器通过地址总线和数据总线将控制指令和图像数据写入MDDI主端接口电路中；控制指令被写入控制寄存器堆中，控制寄存器堆用于控制链接控制模块中的数据包生成和MDDI主端接口电路的接口模式，并配置数据包中子帧长度、反向链接标识以及读写信息；图像数据则被写入先进先出存储器中；CRC校验电路采用16-bit的循环冗余校验算法产生校验信息，并将校验信息传输给链接控制模块；链接控制模块根据控制指令选择工作状态；在前向链接有效的情况下，链接控制模块读取控制寄存器堆中的数据包参数信息和先进先出存储器中的图像数据，按照MDDI协议要求产生六种前向链接数据包；链接控制模块将数据包以8-bit的形式发送到串行发送模块，经串行化处理后，数据和数据-脉冲编码信号通过LVDS接口发送到MDDI从端电路；
反向链接数据传输时，即数据由MDDI从端向主端发送数据；反向链接数据包在MDDI从端中串行化，经LVDS接口发送给MDDI主端；并行接收模块将写入的数据并行处理后，将8-bit的数据发送给链接控制模块；链接控制模块解析输入的数据包，使MDDI主端了解当前MDDI从端的工作状态、接口性能以及处理能力，调整主机的工作状态；唤醒检测电路在MDDI从端唤醒模式下使用，用于检测MDDI_Data0经过阈值125mV的LVDS接口的输入电压；若满足MDDI从端唤醒条件，MDDI主端就向从端发送唤醒序列。
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