CN103728329A - 降低俄歇电子能谱中荷电效应的方法 - Google Patents

Abstract

本发明公开了一种降低俄歇电子能谱中荷电效应的方法，该方法包括：提供一半导体芯片，所述半导体芯片上具有多个焊垫，所述半导体芯片下表面连接有导体；将待分析焊垫与邻近焊垫电性连接，并将所述邻近焊垫与所述导体电性连接，从而形成待分析焊垫经由邻近焊垫至导体的电子导通通道。采用本发明能够得到准确的俄歇分析结果。

Description

降低俄歇电子能谱中荷电效应的方法

技术领域

本发明涉及半导体材料分析技术，特别涉及一种降低俄歇电子能谱中荷电效应的方法。

背景技术

半导体芯片先组装成封装体再通过焊垫与外部电路连接。图1为现有技术中半导体芯片上的焊垫布局俯视示意图。焊垫101沿着芯片100的周边设置且不形成于包含有有源或无源元件的区域102上。焊垫的成分通常为铝等金属，但在半导体工艺的制作过程中，经常因为工艺环境的原因而使焊垫上还残留有其他元素的杂质，由此使得焊线等导电连接物与焊垫的连接不牢固，导致半导体芯片的电路故障，因此，当半导体芯片制作完成后，需要对焊垫表面的组成成分进行分析。

俄歇电子能谱（Auger Electron Spectroscopy，AES）分析是一种测定固体表面化学成分的技术，简称俄歇分析。由于俄歇电子能谱具有很高的空间分辨率和表面灵敏度，且束斑较小，因此被广泛应用在半导体制造行业。具体应用主要有：利用AES进行焊垫表面沾污、分析缺陷等。AES的作用原理是：通过电子束激发样品表面的电子，然后对收集到的样品表面的电子（即俄歇电子）进行俄歇分析，根据得到的俄歇电子能谱的峰值位置来判断固体表面所包含元素的种类。

当利用AES对焊垫进行元素组分分析时，由于半导体芯片上形成有较多的介电层，例如层间介质层（ILD）、金属间介质层（IMD）和钝化层等，这类材料如果分布在待分析焊垫的周围，将降低待分析焊垫的导电性，使得待分析焊垫上的一次电子不能及时导走，在待分析焊垫周围产生一定的负电荷积累，严重的会引起俄歇电子能谱的峰值的漂移，有时候甚至不能得到正常的俄歇电子能谱，这就是俄歇电子能谱中的荷电效应。

目前，业界采用了多种消除俄歇分析过程中产生的荷电效应的方法。例如，用铝箔等导电物质包裹待分析样品，这种方法比较适合对较大分析区域进行俄歇分析，而对于精确位置的分析，这种方法是很难实施的。再例如，使用导电性较好的银胶或者碳胶在分析区域建立导电通道，但是随着半导体技术的发展，半导体器件的尺寸不断减小，使得分析区域也呈现减小的趋势，因此涂胶这种方法反而容易污染到分析区域。此外，还可以对要分析的样品表面镀铂或者碳等导电性薄膜，由于俄歇电子能谱分析仪是一种灵敏度极高的仪器，因此镀膜会在分析中引入较多的杂质信号，从而影响俄歇分析的结果。

因此，如何降低对半导体芯片上的焊垫进行俄歇分析时所产生的荷电效应，从而得到准确的俄歇分析结果，是目前亟待解决的问题。

发明内容

有鉴于此，本发明提供一种降低俄歇电子能谱中荷电效应的方法，能够得到准确的俄歇分析结果。

本发明的技术方案是这样实现的：

一种降低俄歇电子能谱中荷电效应的方法，该方法包括：

提供一半导体芯片，所述半导体芯片上具有多个焊垫，所述半导体芯片下表面连接有导体；

将待分析焊垫与邻近焊垫电性连接，并将所述邻近焊垫与所述导体电性连接，从而形成待分析焊垫经由邻近焊垫至导体的电子导通通道。

待分析焊垫与邻近焊垫电性连接采用聚焦离子束方法在待分析焊垫和邻近焊垫之间镀连接用的导电层。

所述导电层为金属铂层、金属钨层或者碳层。

将所述邻近焊垫与所述导体电性连接采用打线的方法。

所述线为金线、铝线或者铜线。

所述电子导通通道的路径从待分析焊垫依次经由多个邻近焊垫至导体；

该方法进一步包括：将电子导通通道路径上的两两邻近焊垫之间采用聚焦离子束方法镀连接用的导电层。

从上述方案可以看出，本发明的方法能够保持待分析焊垫表面无杂质覆盖，而且在待分析焊垫和大地之间建立电子导通通道，将在待分析焊垫上聚集的负电荷通过电子导通通道流入大地，这样就可以得到准确的俄歇电子能谱。

附图说明

图1为现有技术中半导体芯片上的焊垫布局俯视示意图。

图2为本发明实施例在待分析焊垫和大地之间建立电子导通通道的示意图。

图3为本发明另一实施例在待分析焊垫和大地之间建立电子导通通道的示意图。

图4为未采用本发明的方法对荷电效应严重的焊垫进行俄歇分析而得到的俄歇电子能谱。

图5为采用本发明的方法对荷电效应严重的焊垫进行俄歇分析而得到的俄歇电子能谱。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

本发明的核心思想是：对待分析焊垫进行俄歇分析前，在待分析焊垫和大地之间建立电子导通通道，将在待分析焊垫上聚集的负电荷通过电子导通通道流入大地，这样就可以得到准确的俄歇电子能谱。

图2为本发明实施例在待分析焊垫和大地之间建立电子导通通道的示意图。半导体芯片200下表面连接有导体202，导体202可接地。半导体芯片200上还形成有若干膜层，包括金属互连层等，此为现有技术，不再赘述，焊垫位于若干膜层的顶层中。如果要对焊垫201进行俄歇分析，由于要确保俄歇分析结果的准确性，所以焊垫201表面不能有其他杂质，假设将焊垫201直接接地的话，肯定要在焊垫201表面打金线以接地，这样金线就存在于焊垫201表面，会在俄歇分析中引入较多的杂质信号，从而影响俄歇分析的结果。所以需要先将焊垫201与邻近的焊垫203电性连接，然后再将邻近焊垫203与导体202电性连接。这样，就建立了从焊垫201、经由邻近焊垫203，至导体202的电子导通通道，在焊垫201上聚集的负电荷通过电子导通通道导入大地。其中，焊垫201与邻近的焊垫203电性连接一般采用聚焦离子束（FIB）的方法，在焊垫201与邻近的焊垫203之间镀连接用的导电层204，例如金属铂层、金属钨层或者碳层等，使焊垫201与邻近的焊垫203之间导通。需要注意的是，所镀的导电层要尽量避免镀到焊垫201表面，以防引入杂质信号。另外，邻近焊垫203与导体202电性连接的方式一般采用打线205的方法，例如可以是金线、铝线或者铜线等，使邻近焊垫203与导体202之间导通。

图3为本发明另一实施例在待分析焊垫和大地之间建立电子导通通道的示意图。本实施例中，邻近焊垫可以有多个，电子导通通道的路径从待分析焊垫依次经由这多个邻近焊垫至导体。图3中示意出电子导通通道上的两个邻近焊垫。如图3所示，在芯片300上，待分析焊垫301与第一邻近焊垫302之间电性连接，第一邻近焊垫302与第二邻近焊垫303之间电性连接，然后第二邻近焊垫303与导体304电性连接。其中，焊垫之间的连通方式可以采用FIB的方法，在两两相邻焊垫之间镀连接用的导电层305，第二邻近焊垫303与导体304电性连接的方式一般采用打线306的方法，使第二邻近焊垫303与导体304之间导通。

图4为未采用本发明的方法对荷电效应严重的焊垫进行俄歇分析而得到的俄歇电子能谱。因为待分析焊垫周围聚集的大量负电荷，所以在采用俄歇电子能谱仪对待分析焊垫进行俄歇分析时，产生了严重的荷电效应，与各已知元素的俄歇电子能谱相对比可知，电子峰的位置出现了漂移，而且还有部分能谱失真，导致无法得到俄歇电子能谱。

图5为采用本发明的方法对荷电效应严重的焊垫进行俄歇分析而得到的俄歇电子能谱。此时各电子峰的位置与各已知元素的电子峰位置一一对应，说明此时已经消除了荷电效应，能够得到准确的俄歇电子能谱。

综上，本发明为降低俄歇电子能谱中荷电效应，将待分析焊垫与邻近焊垫电性连接，并将所述邻近焊垫与所述导体电性连接，从而形成待分析焊垫经由邻近焊垫至导体的电子导通通道。将在待分析焊垫上聚集的负电荷通过电子导通通道导入大地，这样就可以得到准确的俄歇电子能谱。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (6)

1.一种降低俄歇电子能谱中荷电效应的方法，该方法包括：

提供一半导体芯片，所述半导体芯片上具有多个焊垫，所述半导体芯片下表面连接有导体；

将待分析焊垫与邻近焊垫电性连接，并将所述邻近焊垫与所述导体电性连接，从而形成待分析焊垫经由邻近焊垫至导体的电子导通通道。

2.如权利要求1所述的方法，其特征在于，待分析焊垫与邻近焊垫电性连接采用聚焦离子束方法在待分析焊垫和邻近焊垫之间镀连接用的导电层。

3.如权利要求2所述的方法，其特征在于，所述导电层为金属铂层、金属钨层或者碳层。

4.如权利要求1、2或3所述的方法，其特征在于，将所述邻近焊垫与所述导体电性连接采用打线的方法。

5.如权利要求4所述的方法，其特征在于，所述线为金线、铝线或者铜线。

6.如权利要求1所述的方法，其特征在于，所述电子导通通道的路径从待分析焊垫依次经由多个邻近焊垫至导体；

该方法进一步包括：将电子导通通道路径上的两两邻近焊垫之间采用聚焦离子束方法镀连接用的导电层。

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