CN103700658B - 一种高压电路版图设计结构 - Google Patents
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Abstract
本申请公开了一种高压电路版图设计结构。所述高压电路版图设计结构包括：P型衬底、第一N型阱、第二N型阱、第三N型阱、具有第一宽度的第一P型阱和具有第二宽度的第二P型阱。所述高压电路版图设计结构实现了高压电路间的阱间隔离和电压跟踪。
Description
技术领域
本发明涉及一种集成电路，更具体地说，本发明涉及一种高压电路版图设计结构。
背景技术
集成电路和集成器件被广泛应用在现代电子电路中。高压集成电路(如高端门极驱动器、高端功率开关管、离线传感器、电平移位器等等)具有浮(floating)的结构。通常，这些高压电路被放置在一个阱内，并作为公共的参考节点。
但是在某些时候，共享一个阱不大可行。如果高压电路间没有被适当地彼此隔离，可能发生某些寄生器件(如少子注入)的相互干扰。这将导致低效参数故障，甚至可能破坏锁定。
在某些情况下，高压浮电路被彼此隔离，以消除邻近电路间的相互干扰。但这些阱之间的相对电势需要彼此相互跟随。
发明内容
因此本发明的目的在于解决现有技术的上述技术问题，提出一种改进的高压电路版图设计结构。
根据上述目的，本发明提出了一种高压电路版图设计结构，包括：P型衬底；形成在所述P型衬底上的第一N型阱、第二N型阱和第三N型阱；形成在所述P型衬底上具有第一宽度的第一P型阱，所述第一P型阱形成在第一N型阱和第二N型阱之间，所述第一宽度取决于第一N型阱和第二N型阱间的穿通电压；形成在所述P型衬底上具有第二宽度的第二P型阱，所述第二P型阱形成在第二N型阱和第三N型阱之间，所述第二宽度取决于第二N型阱和第三N型阱间的穿通电压。
根据本发明的实施例，其中每个N型阱经由N型掩埋层耦接至所述P型衬底。
根据本发明的实施例，其中所述高压电路版图设计结构还包括：形成在第一N型阱上但不与第一N型阱直接连接的第一高板多晶硅电阻；形成在第二N型阱上但不与第二N型阱直接连接的第二高板多晶硅电阻；以及形成在第三N型阱上但不与第三N型阱直接连接的第三高板多晶硅电阻。
根据本发明的实施例，其中所述高压电路版图设计结构还包括：邻近第一N型阱的N型漂移区；附着于所述N型漂移区的N型阱；以及一系列设置在第一N型阱和漂移区的边沿的重掺杂N型区、接触点以及第一金属层。
根据本发明的实施例，其中所述高压电路版图设计结构还包括：形成在第一N型阱内的第三P型阱和第四N型阱，所述第三P型阱和第四N型阱具有油炸圈形状。
根据本发明的实施例，其中所述高压电路版图设计结构还包括：与第一N型阱和第二N型阱接触的金属层，以形成第一肖特基二极管和第二肖特基二极管。
根据本发明的实施例，其中第三N型阱被第二N型阱环绕。
根据本发明的实施例，其中第二N型阱和第三N型阱形成在第一N型阱内。
根据本发明的实施例，其中所述高压电路版图设计结构还包括：形成在第二N型阱上的焊盘入口，以使所述高压电路版图设计结构耦接至外部。
根据本发明的实施例，其中所述第一P型阱具有耦接至第一肖特基二极管阳极和第二肖特基二极管阳极的的重掺杂P型区，以形成欧姆接触。
根据本发明各方面的上述高压电路版图设计结构实现了高压电路间的阱间隔离和各高压阱间的电压跟踪。
附图说明
图1示意性地示出了根据本发明一实施例的高压电路版图设计结构100的剖面图；
图2示意性地示出了根据本发明另一实施例的高压电路版图设计结构200的剖面图；
图3示意性地示出了根据本发明一实施例的图1和图2所示高压电路版图设计结构中阱间耗尽层的夹断效应图；
图4示意性地示出了用高板多晶硅电阻来检测未知电压源的电压检测电路图；
图5示意性地示出了根据本发明一实施例的图1所示高压电路版图设计结构的俯视图；
图6示意性地示出了根据本发明又一实施例的图1所示高压电路版图设计结构的俯视图；
图7示意性地示出了根据本发明又一实施例的图1所示高压电路版图设计结构的俯视图；
图8示意性地示出了根据本发明又一实施例的形成在P型衬底上的高压电路版图设计结构的剖视图。
具体实施方式
下面将详细描述本发明的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本发明。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是：不必采用这些特定细节来实行本发明。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。
在整个说明书中，对“一个实施例”、“实施例”、“一个示例”或“示例”的提及意味着：结合该实施例或示例描述的特定特征、结构或特性被包含在本发明至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”、“在实施例中”、“一个示例”或“示例”不一定都指同一实施例或示例。此外，可以以任何适当的组合和／或子组合将特定的特征、结构或特性组合在一个或多个实施例或示例中。此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。应当理解，当称元件“耦接到”或“连接到”另一元件时，它可以是直接耦接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。这里使用的术语“和／或”包括一个或多个相关列出的项目的任何和所有组合。
本发明公开了高压电路版图设计结构和方法。高压电路的N型阱之间通过P型阱隔离，且各阱之间的电势相互跟随；肖特基二极管被采用，以短接可能成为载流子注入源的PN结。此外P型阱和P型衬底之间通过合并的耗尽区被隔离。
图1示意性地示出了根据本发明一实施例的高压电路版图设计结构100的剖面图。在图1所示实施例中，高压电路版图设计结构100包括：P型衬底(P-sub)；形成在P型衬底上的一系列N型阱(如N-tub1至N-tub3)；形成在P型衬底上的位于两个靠近的N型阱之间的至少一个P型阱(如P-tub1、P-tub2)。
图2示意性地示出了根据本发明另一实施例的高压电路版图设计结构200的剖面图。图2所示高压电路版图设计结构200与图1所示高压电路版图设计结构100相似，与图1所示高压电路版图设计结构100不同的是，图2所示高压电路版图设计结构200还包括一系列高板多晶硅电阻(high sheet poly resistor)101-103，其中每个高板多晶硅电阻形成在每个N型阱上，且每个高板多晶硅电阻不与相应的N型阱直接连接。
在图2所示实施例中，为阐述更清晰，图2示出了3个N型阱和3个高板多晶硅电阻。但高压电路版图设计结构200可包括任意个数的N型阱和任意个高板多晶硅电阻。
在一个实施例中，高板多晶硅电阻的阻抗大约为100kΩ。
在图2所示实施例中，第二N型阱N-tub2耦接至外部电压源VIN。
在一个实施例中，外部电压源VIN的电压水平为700V。也就是说，第二N型阱N-tub2的电压水平为700V。
在一个实施例中，相邻两个N型阱的电压差为20V，且电压等级从耦接至外部电压源的N型阱开始下降。也就是说，电压等级从第二N型阱N-tub2开始下降，如第二N型阱N-tub2的电压为700V，第一N型阱N-tub1和第三N型阱N-tub3的电压均为680V。
在一个实施例中，每个N型阱均经由N型掩埋层(NBL1～NBL3)耦接至P型衬底P-sub，以降低阻抗，从而避免放置在N型阱N-tub和P型衬底P-sub之上的P型结构(P型注入或P型扩散形成的结构)之间的穿通击穿。此外，N型掩埋层可进一步提供P型阱P-tub和P型衬底P-sub之间的垂直电压隔离。
在一个实施例中，每个N型阱N-tub里面可不包含任何电路或者器件。在其他实施例中，N型阱N-tub可能包含电路或者器件。
在一个实施例中，P型阱用来隔开两个浮着的N型阱。P型阱具有最小宽度和最大宽度。所述最小宽度和最大宽度由所需的穿通电压决定，并可由两个背靠背的齐纳二极管106和107来表示，如图1和图2虚线所示。也就是说，第一P型阱P-tub1具有由第一N型阱N-tub1和第二N型阱N-tub2两者的穿通电压要求决定的第一宽度；第二P型阱P-tub2具有由第二N型阱N-tub2和第三N型阱N-tub3两者的穿通电压要求决定的第二宽度。
在实际操作中，穿通电压随着工艺误差而有所变化。表1示出在给定N型阱和P型阱的掺杂条件和特定工艺下，P型阱的宽度(即相邻两个N型阱的间隔距离)和两个相邻N型阱的穿通电压。如表1所示，P型阱的宽度越宽，两个相邻N型阱的穿通电压越高。
| P型阱宽度(μm) | 最大穿通电压(V) | 最小穿通电压(V) |
| 2.5 | 短路 | 短路 |
| 3.0 | 7.8 | 2.5 |
| 3.5 | 15 | 9 |
| 4.0 | 23 | 14 |
| 4.5 | 27 | 18 |
在一个实施例中，相对轻掺杂的N型阱N-tub具有相对高的穿通电压。
在一个实施例中，各N型掩埋层也以相似的方式设置在P型衬底上。
如前所述，穿通电压由两个背靠背的齐纳二极管106和107表示。因此，第一N型阱N-tub1和第三N型阱N-tub3的电压均跟随第二N型阱N-tub2的电压，且其跟随电压为其穿通电压，犹如这些N型阱之间被两个背靠背的齐纳二极管106和107所箝位。因此，各N型阱之间得到有效的隔离，并且各N型阱间的电压被很好地跟踪。
同时，随着各浮着的结构高于零电势，各P型阱也被很好地与P型衬底P-sub隔离。这是由于各N型阱之间、各N型掩埋层之间的耗尽区可能合并起来。当施加在高压结构和低压结构之间的电压差超过某一数值，在P型区(如P型阱P-tub和P型衬底P-sub)之间将有夹断效应。当两个耗尽区彻底合并／夹断在一起时，上层P型阱P-tub和下层P型衬底P-sub之间将有隔离带，如图3虚线所示。因此，P型阱之间、以及P型阱和P型衬底之间也被有效地隔离。在一个实施例中，可能在近表面处仍有部分剩余的P型阱没有被夹断。
在一个实施例中，高板多晶硅电阻可能被用于采样未知电压源的电压等级，如图4所示的电压检测电路。所述电压检测电路包括：输入端口，接收电压等级在几百伏特的电压源Vun；多个形成在衬底上的阱，其中电压源Vun耦接至其中一个阱；多个串联耦接的高板多晶硅电阻(1-n)，耦接在输入端口和参考地之间，其中每个高板多晶硅电阻均形成在相应的阱之上，但每个高板多晶硅电阻与相应的阱不直接连接；比较器50，具有一输入端子、第二输入端子和输出端子，其中第一输入端子耦接至最后一个高板多晶硅电阻n以接收表征电压源Vun的分压信号Vdiv，第二输入端子接收电压参考信号Vr，输出端子基于所述分压信号Vdiv和电压参考信号输出采样电压Vsen。
在图4所示实施例中，高板多晶硅电阻为高压电路，比较器50为低压电路。
图5示意性地示出了根据本发明一实施例的图1所示高压电路版图设计结构的俯视图。如图5所示，第一N型阱N-tub1和第二N型阱N-tub2被具有第一宽度d1的第一P型阱P-tub1隔开，第二N型阱N-tub2和第三N型阱N-tub3被具有第二宽度d2的第二P型阱P-tub2隔开，其中第一宽度d1取决于第一N型阱N-tub1和第二N型阱N-tub2之间的穿通电压要求，第二宽度d2取决于第二N型阱N-tub2和第三N型阱N-tub3之间的穿通电压要求。
在一个实施例中，N型阱直接附着于漂移区，如图5所示。
由于第一N型阱N-tub1为N型漂移区旁的阱，一系列N型阱之上的重掺杂N型区(NP)、接触点(CT)以及第一金属层M1被设置在第一N型阱N-tub1和漂移区的边沿，以使所述重掺杂N型区(NP)、接触点(CT)以及第一金属层M1之间的电势一致，并避免可能引起过早击穿的强烈电场热点(hot-spot)。
在一个实施例中，漂移区包括类JFET(结型场效应晶体管)的N型漂移区。
在图5所示实施例中，第三N型阱N-tub3被第二N型阱N-tub环绕。
在图5所示实施例中，第一N型阱N-tub1的边缘至漂移区的距离和第二N型阱N-tub2的边缘至漂移区的距离相同，均为d。在一个实施例中，该距离d等于第一宽度d1。
图6示意性地示出了根据本发明又一实施例的图1所示高压电路版图设计结构的俯视图。在图6所示实施例中，第二N型阱N-tub2和第三N型阱N-tub3形成在第一N型阱N-tub1内，第一N型阱N-tub1和第二N型阱N-tub2被具有第一宽度d1的第一P型阱P-tub1隔开，第一N型阱N-tub1和第三N型阱N-tub3被具有第二宽度d2的第二P型阱P-tub2隔开。
在图6所示实施例中，高压电路版图设计结构还包括形成在第二N型阱N-tub2上的焊盘入口，以使所述高压电路版图设计结构耦接至外部电路／外部结构。
在一个实施例中，第二N型阱N-tub2在所有阱中具有最高电势，第一N型阱N-tub1在所有阱中具有最低电势。
图7示意性地示出了根据本发明又一实施例的图1所示高压电路版图设计结构的俯视图。图7所示高压电路版图设计结构与图6所示高压电路版图设计结构相似，与图6所示高压电路版图设计结构不同的是，图7所示高压电路版图设计结构还包括：形成在第一N型阱N-tub1内的第三P型阱P-tub3和第四N型阱N-tub4，其中第三P型阱P-tub3和第四N型阱N-tub4具有油炸圈形状，以在结构周围提供一致的穿通电压。第一N型阱N-tub1和第四N型阱N-tub4被具有第三宽度d3的第三P型阱P-tub3隔开。
图8的(a)示意性地示出了根据本发明又一实施例的形成在P型衬底上的高压电路版图设计结构的剖视图，图8的(b)示意性地示出了图8的(a)所示电路的等效电路图。如图8的(a)所示，所述高压电路版图设计结构包括：P型衬底P-sub；形成在P型衬底P-sub内的第一N型阱N-tub1、第二N型阱N-tub2和P型阱P-tub，以及与第一N型阱N-tub1和第二N型阱N-tub2接触的金属层MTL，其中P型阱P-tub形成在第一N型阱N-tub1和第二N型阱N-tub2之间。金属层MTL与第一N型阱N-tub1的接触形成第一肖特基二极管DS1，金属层MTL与第二N型阱N-tub2的接触形成第二肖特基二极管DS2。
在一个实施例中，相对较轻掺杂的N型阱可能替代肖特基二极管旁的N型阱。以确保肖特基二极管与N型阱的连接。
在一个实施例中，在第一N型阱N-tub1和第二N型阱N-tub2内各具有重掺杂P型区，形成在肖特基二极管的外围以减小漏电流。
在一个实施例中，P型阱P-tub具有耦接至第一肖特基二极管DS1阳极和第二肖特基二极管DS2阳极的的重掺杂P型区，以形成欧姆接触，来帮助设定P型阱剩余未耗尽区的电势。
在一个实施例中，P型阱P-tub和第一N型阱N-tub1的界面形成硅二极管DZ1，P型阱P-tub和第二N型阱N-tub2的界面形成硅二极管DZ2。如本领域技术人员熟知的，肖特基二极管为不产生少子注入效应的多子载流器件。此外，肖特基二极管的正向导通压降低于硅二极管的正向导通压降。而如图8的(b)所示，硅二极管DZ1与第一肖特基二极管DS1并联耦接，硅二极管DZ2与第二肖特基二极管DS2并联耦接。因此，硅二极管DZ1和DZ2的正向导通被阻止。因此，高压电路版图设计结构实现了有效的隔离，并避免了少子注入效应。
与现有技术相比，前述多个实施例的高压电路版图设计结构通过合适的电压跟踪实现了阱间隔离。与现有技术不同，前述多个实施例的高压电路版图设计结构通过合适的尺寸(P型阱的宽度)和自身的穿通效应，实现了高压电路间的阱间隔离和电压跟踪。任意具有相对较高电压的电路(被设置在一个N型阱中)可以通过这些穿通结构向任意具有相对较低电压的电路(被设置在另一个N型阱中)提供偏置电压。此外，前述多个实施例的高压电路版图设计结构利用肖特基二极管来阻断寄生的PN二极管(硅二极管)，以消除任何少子注入源，从而实现隔离并避免少子注入效应。N型掩埋层也被合适的设置，使得N型掩埋层间的耗尽区提供P型阱和P型衬底间的垂直电压隔离。进一步地，前述多个实施例的高压电路版图设计结构采用设置在浮着的P型阱的重掺杂P型区(欧姆P+接触(pickup)区)，结合肖特基二极管的阳极，来帮助设定P型阱剩余未耗尽区的电势。
虽然已参照几个典型实施例描述了本发明，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本发明能够以多种形式具体实施而不脱离发明的精神或实质，所以应当理解，上述实施例不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。
Claims (9)
1.一种高压电路版图设计结构，包括：
P型衬底；
形成在所述P型衬底上的第一N型阱、第二N型阱和第三N型阱；
形成在所述P型衬底上具有第一宽度的第一P型阱，所述第一P型阱形成在第一N型阱和第二N型阱之间，所述第一宽度取决于第一N型阱和第二N型阱间的穿通电压；
形成在所述P型衬底上具有第二宽度的第二P型阱，所述第二P型阱形成在第二N型阱和第三N型阱之间，所述第二宽度取决于第二N型阱和第三N型阱间的穿通电压；
形成在第一N型阱上但不与第一N型阱直接连接的第一高板多晶硅电阻；
形成在第二N型阱上但不与第二N型阱直接连接的第二高板多晶硅电阻；以及
形成在第三N型阱上但不与第三N型阱直接连接的第三高板多晶硅电阻。
2.如权利要求1所述的高压电路版图设计结构，其中每个N型阱经由N型掩埋层耦接至所述P型衬底。
3.如权利要求1所述的高压电路版图设计结构，还包括：
邻近第一N型阱的N型漂移区；
附着于所述N型漂移区的N型阱；以及
一系列设置在第一N型阱和漂移区的边沿的重掺杂N型区、接触点以及第一金属层。
4.如权利要求1所述的高压电路版图设计结构，还包括：
形成在第一N型阱内的第三P型阱和第四N型阱，所述第三P型阱和第四N型阱具有油炸圈形状。
5.如权利要求1所述的高压电路版图设计结构，还包括：
与第一N型阱和第二N型阱接触的金属层，以形成第一肖特基二极管和第二肖特基二极管。
6.如权利要求1所述的高压电路版图设计结构，其中第三N型阱被第二N型阱环绕。
7.如权利要求1所述的高压电路版图设计结构，其中第二N型阱和第三N型阱形成在第一N型阱内。
8.如权利要求1所述的高压电路版图设计结构，还包括：
形成在第二N型阱上的焊盘入口，以使所述高压电路版图设计结构耦接至外部。
9.如权利要求1所述的高压电路版图设计结构，其中所述第一P型阱具有耦接至第一肖特基二极管阳极和第二肖特基二极管阳极的的重掺杂P型区，以形成欧姆接触。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270565A (en) * | 1989-05-12 | 1993-12-14 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
| US5899714A (en) * | 1994-08-18 | 1999-05-04 | National Semiconductor Corporation | Fabrication of semiconductor structure having two levels of buried regions |
| US6072214A (en) * | 1996-12-06 | 2000-06-06 | Semikron Elektronik Gmbh | IGBT with trench gate structure |
| CN1381893A (zh) * | 1996-10-11 | 2002-11-27 | 三星电子株式会社 | 互补双极晶体管及其制造方法 |
| CN102867857A (zh) * | 2011-09-30 | 2013-01-09 | 成都芯源系统有限公司 | 半导体器件及其制作方法 |
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|---|---|---|---|---|
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| US7544558B2 (en) * | 2006-03-13 | 2009-06-09 | Bcd Semiconductor Manufacturing Limited | Method for integrating DMOS into sub-micron CMOS process |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270565A (en) * | 1989-05-12 | 1993-12-14 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
| US5899714A (en) * | 1994-08-18 | 1999-05-04 | National Semiconductor Corporation | Fabrication of semiconductor structure having two levels of buried regions |
| CN1381893A (zh) * | 1996-10-11 | 2002-11-27 | 三星电子株式会社 | 互补双极晶体管及其制造方法 |
| US6072214A (en) * | 1996-12-06 | 2000-06-06 | Semikron Elektronik Gmbh | IGBT with trench gate structure |
| CN102867857A (zh) * | 2011-09-30 | 2013-01-09 | 成都芯源系统有限公司 | 半导体器件及其制作方法 |
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