CN103647901A - 基于fpga的低成本无外置存储器的图像数据采集传输系统 - Google Patents

Abstract

本发明公开了一种基于FPGA的低成本无外置存储器的图像数据采集传输系统，该系统包括通道选择模块、AD转换模块、FPGA控制模块、通讯模块和可调配置模块，其中，通道选择模块、AD转换模块、FPGA控制模块和通讯模块依次连接，FPGA控制模块还同时连接于通道选择模块和可调配置模块，并通过通讯模块与上位机进行数据交互。本发明结构简单、器件要求低、成本低廉，可广泛应用于输入信号频率低、但通道数目众多，且对成本敏感的多通道模拟量采集场合。特别适用于图像分辨率及图像帧率低、成本低廉的图像传感器采集成像应用。

Description

基于FPGA的低成本无外置存储器的图像数据采集传输系统

技术领域

本发明涉及图像数据采集传输及处理技术领域，尤其涉及一种基于FPGA的低成本无外置存储器的图像数据采集传输系统。

背景技术

多通道模拟量采集与传输在环境监测、工业生产、科学研究中较为常见，被测模拟量如图像信号、温度、湿度、压力等往往变化缓慢，但被测物理量众多。常用的使用DSP或MCU控制ADC进行数据采集的方案具有以下缺点：

1、DSP和MCU在采集过程中往往受突发的高优先级中断打断，造成对被测量的扫描、采集周期不恒定；

2、受指令周期和程序复杂度限制，所采集数据上传速度慢；

3、被测物理量众多时，如通过增加ADC通道的方法，往往电路复杂，成本高昂。

随着模拟多路选择器的性能提高以及FPGA技术的发展，基于二者的低成本数据采集系统快速发展。且由于FPGA其时钟频率高、内部延时少，可实现数据高速传输，使得数据采集和数据实时传输得以实现。

发明内容

(一)要解决的技术问题

本发明的目的是为了解决已有技术中的不足之处，提出一种基于FPGA的低成本无外置存储器的图像数据采集传输系统。通过对多路模拟信号的依次选通，即可实现使用少量AD转换器，完成对多个模拟量进行确定周期的顺序采集。同时无需外部数据存储器，实现所采集数据的快速实时的上报。此外，实现对传感器的参数配置、偏置信号的在线调整和系统扫描周期的动态调节。

(二)技术方案

为达到上述目的，本发明提供了一种基于FPGA的低成本无外置存储器的图像数据采集传输系统，该系统包括通道选择模块1、AD转换模块2、FPGA控制模块3、通讯模块4和可调配置模块5，其中，通道选择模块1、AD转换模块2、FPGA控制模块3和通讯模块4依次连接，FPGA控制模块3还同时连接于通道选择模块1和可调配置模块5，并通过通讯模块4与上位机进行数据交互。

上述方案中，所述通道选择模块1至少包括第一模拟多路选择器11和第二模拟多路选择器12，第一模拟多路选择器11和第二模拟多路选择器12是16选1低噪声模拟多路选择器，具有单电源供电、低噪声、低Ron和低Cs特性。所述通道选择模块1的输入端连接于外部的图像传感器的模拟信号输出端，图像传感器模拟信号输出端的前16通道为‘奇场’图像信号，连接于第一模拟多路选择器11的输入端；图像传感器模拟信号输出端的后16通道为‘偶场’图像信号，连接于第二模拟多路选择器12的输入端；所述通道选择模块1还连接于FPGA控制模块3，受FPGA控制模块3输出的4bit地址线信号A0-A3以及使能信号OE控制，周期性顺序同时选通某两路输入信号，实现对输入信号的选通，由此同一时刻共有1路‘奇场’信号和1路‘偶场’信号同时选通和输出。

上述方案中，所述AD转换模块2包括第一单通道AD转换器21和第二单通道AD转换器22，第一单通道AD转换器21和第二单通道AD转换器22是单通道AD转换器，具有单电源供电、低噪声、内置采样保持电路和参考电压特性。所述第一单通道AD转换器21的输入端连接于第一模拟多路选择器11的输出端，第二单通道AD转换器22的输入端连接于第二模拟多路选择器12的输出端，第一单通道AD转换器21和第二单通道AD转换器22的输出端通过SPI接口连接于FPGA控制模块3，由FPGA控制模块控制其工作并读取转换数据。

上述方案中，所述FPGA控制模块3至少包括1个FPGA芯片31，该FPGA芯片与所述AD转换模块2的输出端相连接，并连接于通讯模块4及可调偏置输出模块5，用于做数据接收、分配和读出、USB读写控制、通道选择、偏置控制、参数配置以及数据交互。

上述方案中，所述FPGA控制模块3包括数据读取分配单元311、第一双端口存储DPRAM单元312、第二双端口存储DPRAM单元313、数据读出缓存单元314、USB读写控制单元315、指令解析单元316、通道控制单元317、时钟产生单元318、参数配置单元319以及偏置控制单元320，其中：

数据接收分配模块311经SPI接口连接于AD转换模块2的数据输出端，用于接收AD转换数据，并将所接收数据交替写入第一双端口存储DPRAM单元312和第二双端口存储DPRAM单元313；

数据读出缓存单元314判断当前应读取DPRAM单元，读取并缓存数据；

USB读写控制单元315经数据总线或控制总线连接于通讯模块4，与指令解析单元316、通讯模块4一起组成数据交互、指令分析、任务分配核心；

通道控制单元317经地址线和使能线连接于通道选择模块1，用于输出通道选择地址信号，进行模拟输入信号的选通；

时钟产生单元318与外部的图像传感器、AD转换模块2相连接，用于生成时钟并输出，以控制图像帧率、AD工作状态及转换速率；

参数配置单元319与外部的图像传感器相连接，用于向图像传感器芯片写入工作参数或者读取当前工作参数，其接口为SPI接口；

偏置控制单元320与可调偏置输出模块5相连接，其接口为SPI接口，用于输出控制信号，调节偏置电压输出所需电平，提供给图像传感器使之正常工作。

上述方案中，所述数据接收分配模块311将所接收数据交替写入第一双端口存储DPRAM单元312和第二双端口存储DPRAM单元313，包括：采集开始后从第一双端口存储DPRAM单元312开始写入，待写满后继续写入第二双端口存储DPRAM单元313，此后乒乓式交替写入数据。

上述方案中，所述数据读出缓存单元314数据读取与数据写入交错进行，在当前写入第一双端口存储DPRAM单元312时，读取第二双端口存储DPRAM单元313，反之亦然。

上述方案中，所述指令解析单元316、USB读写控制单元315与通讯模块4组成USB数据交互通路，其中：数据下行时，上位机整理并创建指令帧，封装为USB帧结构后经USB总线传输至通讯模块4；通讯模块4根据USB协议解析后获得有效指令数据包，由USB读写控制单元315读取，并最终交指令解析单元316分析指令并执行；数据上行时，指令解析单元316从第一双端口存储DPRAM单元312或第二双端口存储DPRAM单元313中读取相应数据，完成数据帧格式封装后，经USB读写控制单元315、通讯模块4、USB总线上传至上位机。

上述方案中，所述通讯模块4包括1个支持USB协议的微处理器41，与FPGA控制模块3通过数据总线、控制总线相连接，并与上位机通过USB接口相连接，用于实现USB协议的媒介，完成FPGA控制模块和上位机之间的数据交互。

上述方案中，所述可调偏置输出模块5至少包含1个电压基准源和2个偏置电压输出单元，与FPGA控制模块3经SPI接口相连接，其输出端与外部的图像传感器相连接。

上述方案中，所述可调偏置输出模块5与FPGA控制模块3通过SPI接口相连接，并受其控制可调整数字电位器阻值，以获得不同电压，输出图像传感器工作所需偏置电压。

上述方案中，所述模拟电压输出单元由低噪声运算放大器和精密数字电位器构成，以基准电压源做为参考电平，根据‘比例放大电路’原理实现。

(三)有益效果

从上述技术方案中可以看出，本发明具有以下有益效果：

a.本发明提供的基于FPGA的低成本无外置存储器的图像数据采集传输系统，使用模拟多路选择器，仅使用少量AD即实现了对多通道模拟信号的采集，结构简单，成本低廉；

b.本发明提供的基于FPGA的低成本无外置存储器的图像数据采集传输系统，利用USB接口与上位机通讯，可根据用户需求，通过配置工作参数和调节偏置电压，动态调整图像传感器的工作帧率、动态范围等参数。

c.本发明提供的基于FPGA的低成本无外置存储器的图像数据采集传输系统，适用于多通道、低速率且成本要求低廉的实时采集系统。

d.本发明提供的基于FPGA的低成本无外置存储器的图像数据采集传输系统，结构简单、器件要求低、成本低廉，可广泛应用于输入信号频率低、但通道数目众多，且对成本敏感的多通道模拟量采集场合。特别适用于图像分辨率及图像帧率低、成本低廉的图像传感器采集成像应用。

附图说明

下面结合附图及实施例对本发明作详细说明：

图1为依照本发明实施例的基于FPGA的低成本无外置存储器的图像数据采集传输系统的示意图；

图2为图1中FPGA控制模块的示意图；

图3为依照本发明实施例的上位机下发的指令帧结构的示意图；

图4为依照本发明实施例的上报的图像数据帧结构的示意图；

图5为依照本发明实施例的实际采集获得的图像。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

如图1所示，图1为依照本发明实施例的基于FPGA的低成本无外置存储器的图像数据采集传输系统的示意图，该系统包括通道选择模块1、AD转换模块2、FPGA控制模块3、通讯模块4和可调配置模块5，其中，通道选择模块1、AD转换模块2、FPGA控制模块3和通讯模块4依次连接，FPGA控制模块3还同时连接于通道选择模块1和可调配置模块5，并通过通讯模块4与上位机进行数据交互。

通道选择模块1至少包括2个16选1低噪声模拟多路选择器，即第一模拟多路选择器11和第二模拟多路选择器12，第一模拟多路选择器11和第二模拟多路选择器12具有单电源供电、低噪声、低Ron和低Cs特性。通道选择模块1的输入端连接至图像传感器的模拟信号输出端。图像传感器模拟信号输出端的前16通道为‘奇场’图像信号，连接至第一模拟多路选择器11的输入端；图像传感器模拟信号输出端的后16通道为‘偶场’图像信号，连接至第二模拟多路选择器12的输入端。通道选择模块1与FPGA控制模块3相连，受FPGA控制模块3输出的4bit地址线信号A0-A3以及使能信号OE控制，周期性顺序同时选通某2路输入信号，实现对输入信号的选通。由此同一时刻共有1路‘奇场’信号和1路‘偶场’信号同时选通和输出。

AD转换模块2包括2个单通道AD转换器，即第一单通道AD转换器21和第二单通道AD转换器22，第一单通道AD转换器21和第二单通道AD转换器22具有单电源供电、低噪声、内置采样保持电路和参考电压等特性。第一单通道AD转换器21和第二单通道AD转换器22的输入端分别与第一模拟多路选择器11和第二模拟多路选择器12的输出端相连接。第一单通道AD转换器21和第二单通道AD转换器22的输出端与FPGA控制模块均通过SPI接口相连接，由FPGA控制模块控制其工作并读取转换数据。

AD转换模块2的关键参数如采样率计算如下：若图像传感器输出分辨率为H×V，图像帧率为F帧/秒，即每秒输出H×V×F个像素点信号，由2路AD转换器并行同时采集，也即单路AD理论所需采样率为：(H×V×F/2)SPS。考虑到实际输出图像帧之间存在冗余时间间隙等因素，选取2～5倍理论采样率。而在AD转换位数选择上，因计算机图像显示位数为8bit，因此AD转换位数应＞8bit。)以输出256×128分辨率，25帧/秒图像计算，选择2路12bit、2MSPS单通道AD转换器，其输入端分别连接至模拟多路选择器的输出端。由此，同一时刻共有1路‘奇场’信号和1路‘偶场’信号同时接收数据采集。其与FPGA控制模块通过SPI接口相连，由FPGA控制模块控制其工作状态并读取转换数据。

FPGA控制模块至少包括1个FPGA芯片31，该FPGA芯片采用Altera公司Cyclone III系列芯片，与所述AD转换模块2的输出端相连接，并与通讯模块4及可调偏置输出模块5相连接，用于做数据接收、分配和读出、USB读写控制、通道选择、偏置控制、参数配置、以及数据交互等工作，其详细技术实现后续说明。

通讯模块4包括1个支持USB协议的微处理器41，与FPGA控制模块3通过数据总线、控制总线相连接，并与上位机通过USB接口相连接，用于数据交互。通讯模块4主要功能是实现USB协议的媒介，完成FPGA控制模块和上位机之间的数据交互。微处理器被配置为Bulk传输模式，帧长512Byte，End Point2为Bulk_In端点；End Point8为Bulk_Out端点。

可调偏置输出模块5至少包含1个电压基准源和2个偏置电压输出模块，与FPGA控制模块3经SPI接口相连接，其输出端与外部的图像传感器相连接。在图1所示的实施例中，可调偏置输出模块5包括10个模拟电压输出单元，为图1中所示的501-510，以及1个基准电压源511。每个模拟电压输出单元由低噪声运算放大器和精密数字电位器组成，以基准电压源做为参考电平，根据‘比例放大电路’原理实现。可调偏置输出模块5与FPGA控制模块3通过SPI接口相连接，并受其控制可调整数字电位器阻值，以获得不同电压，输出图像传感器工作所需偏置电压。

FPGA控制模块是设计重点，以下详细说明其内部实现：

如图2所示，FPGA控制模块包括1个低成本FPGA芯片31。实际设计中在FPGA芯片内部例化了10个功能单元，即图2中所示的数据读取分配单元311、第一双端口存储DPRAM单元312、第二双端口存储DPRAM单元313、数据读出缓存单元314、USB读写控制单元315、指令解析单元316、通道控制单元317、时钟产生单元318、参数配置单元319以及偏置控制单元320。其中：

a.通道控制单元317经地址线和使能线连接于通道选择模块1，用于输出通道选择地址信号，进行模拟输入信号的选通；

b.时钟产生单元318与外部的图像传感器、AD转换模块2相连接，用于生成时钟并输出，以控制图像帧率、AD工作状态及转换速率；

c.参数配置单元319与外部的图像传感器相连接，用于向图像传感器芯片写入工作参数或者读取当前工作参数，其接口为SPI接口。

d.偏置控制单元320与可调偏置输出模块5相连接，其接口为SPI接口，用于输出控制信号，调节偏置电压输出所需电平，提供给图像传感器使之正常工作。

e.数据接收分配模块311经SPI接口连接于AD转换模块2的数据输出端，用于接收AD转换数据。将所接收数据，交替写入第一双端口存储DPRAM单元312和第二双端口存储DPRAM单元313。采集开始后从第一双端口存储DPRAM单元312开始写入，待写满后继续写入第二双端口存储DPRAM单元313，此后乒乓式交替写入数据。

f.数据读出缓存单元314判断当前应读取DPRAM单元，读取并缓存数据。数据读取与数据写入交错进行，当系统当前写入第一双端口存储DPRAM单元312时，系统读取第二双端口存储DPRAM单元313，反之亦然。

g.USB读写控制单元315经数据总线或控制总线连接于通讯模块4，与指令解析单元316、通讯模块4一起组成数据交互、指令分析、任务分配核心。

系统工作时由指令解析单元316、USB读写控制单元315、通讯模块4组成USB数据交互通路。数据下行时，上位机整理并创建指令帧，封装为USB帧结构后经USB总线传输至通讯模块4。通讯模块4根据USB协议解析后获得有效指令数据包，由USB读写控制单元315读取，并最终交指令解析单元316分析指令并执行。数据上行时，指令解析单元316从第一双端口存储DPRAM单元312或第二双端口存储DPRAM单元313中读取相应数据，完成数据帧格式封装后，经USB读写控制单元315、通讯模块4、USB总线上传至上位机。

当指令解析单元316接收到“配置”命令和配置参数时，控制偏置控制单元320、参数配置单元319、时钟产生单元318执行相应操作：

a、通过SPI接口控制各个精密数字电位器，使5可调偏置输出模块5输出所需电压信号；

b、通过SPI接口下载高速图像传感器工作参数；

c、根据当前图像传感器工作参数计算CLK1，CLK2时钟周期并输出至图像传感器和AD转换模块2。

当指令解析单元316接收到开始“采集和数据传输”指令时，其启动数据接收分配单元311开始接收数据。数据接收分配单元311的输入端与AD转换模块2的输出端通过SPI总线相连，由其读取AD转换的数据。数据接收分配单元311的输出端恢复为24路并行数据端口(注：2通道数据，每通道12bit数据)。将所采集数据按照DPRAM时序依次写入第一双端口存储DPRAM单元312、第二双端口存储DPRAM单元313(均配置双端口模式，24bit位宽，每个容量为48KB)。写入操作方式具体如下：初始从第一双端口存储DPRAM单元312开始写入，写满后切换至写入第二双端口存储DPRAM单元313，写满后再切换至写入第一双端口存储DPRAM单元312，如此交替进行，完成采集数据的写入和暂存操作。

当指令解析单元316接收到开始“采集和数据传输”指令时，同时也启动数据读出缓存单元314读取图像数据。读出操作方式具体如下：初始从第二双端口存储DPRAM单元313开始读出，读空后切换至第一双端口存储DPRAM单元312，读空后再切换至第二双端口存储DPRAM单元313，如此交替进行，完成所采数据的读出操作。需保证数据写入与数据读出所针对的存储器相互交错不重叠。数据读出缓存单元314所读取的数据经过整理后(注：每次读取24bit，分为2个12bit数据，每个12bit数据增加4个高位且固定为‘0’，组成2个16bit数据，读取248次组成1帧)交由指令解析单元316填写好同步帧头、图像帧号、帧内数据包号，组成图像数据帧，通过USB读写控制单元315和通讯模块4，最终上报至上位机。(注：由于第一次读取的48KB数据是无效数据，上位机应抛弃该数据，后续读入的数据为有效图像数据。)

上位机下发的指令帧结构如图3所示，因为Bulk模式下设定最小帧长512Byte，未使用的部分填0；上报的图像数据帧结构如图4所示，同样最小帧长为512Byte。

图5为采用本发明，实际采集获得的图像。实际分辨率256×128，灰度级12bit(实际显示使用高8bit)。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，该系统包括通道选择模块(1)、AD转换模块(2)、FPGA控制模块(3)、通讯模块(4)和可调配置模块(5)，其中，通道选择模块(1)、AD转换模块(2)、FPGA控制模块(3)和通讯模块(4)依次连接，FPGA控制模块(3)还同时连接于通道选择模块(1)和可调配置模块(5)，并通过通讯模块(4)与上位机进行数据交互。

2.根据权利要求1所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述通道选择模块(1)至少包括第一模拟多路选择器(11)和第二模拟多路选择器(12)，第一模拟多路选择器(11)和第二模拟多路选择器(12)是16选1低噪声模拟多路选择器，具有单电源供电、低噪声、低Ron和低Cs特性。

3.根据权利要求2所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述通道选择模块(1)的输入端连接于外部的图像传感器的模拟信号输出端，图像传感器模拟信号输出端的前16通道为‘奇场’图像信号，连接于第一模拟多路选择器(11)的输入端；图像传感器模拟信号输出端的后16通道为‘偶场’图像信号，连接于第二模拟多路选择器(12)的输入端；所述通道选择模块(1)还连接于FPGA控制模块(3)，受FPGA控制模块(3)输出的4bit地址线信号A0-A3以及使能信号OE控制，周期性顺序同时选通某两路输入信号，实现对输入信号的选通，由此同一时刻共有1路‘奇场’信号和1路‘偶场’信号同时选通和输出。

4.根据权利要求1所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述AD转换模块(2)包括第一单通道AD转换器(21)和第二单通道AD转换器(22)，第一单通道AD转换器(21)和第二单通道AD转换器(22)是单通道AD转换器，具有单电源供电、低噪声、内置采样保持电路和参考电压特性。

5.根据权利要求4所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述第一单通道AD转换器(21)的输入端连接于第一模拟多路选择器(11)的输出端，第二单通道AD转换器(22)的输入端连接于第二模拟多路选择器(12)的输出端，第一单通道AD转换器(21)和第二单通道AD转换器(22)的输出端通过SPI接口连接于FPGA控制模块(3)，由FPGA控制模块控制其工作并读取转换数据。

6.根据权利要求1所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述FPGA控制模块(3)至少包括1个FPGA芯片(31)，该FPGA芯片与所述AD转换模块(2)的输出端相连接，并连接于通讯模块(4)及可调偏置输出模块(5)，用于做数据接收、分配和读出、USB读写控制、通道选择、偏置控制、参数配置以及数据交互。

7.根据权利要求6所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述FPGA控制模块(3)包括数据读取分配单元(311)、第一双端口存储DPRAM单元(312)、第二双端口存储DPRAM单元(313)、数据读出缓存单元(314)、USB读写控制单元(315)、指令解析单元(316)、通道控制单元(317)、时钟产生单元(318)、参数配置单元(319)以及偏置控制单元(320)，其中：

数据接收分配模块(311)经SPI接口连接于AD转换模块(2)的数据输出端，用于接收AD转换数据，并将所接收数据交替写入第一双端口存储DPRAM单元(312)和第二双端口存储DPRAM单元(313)；

数据读出缓存单元(314)判断当前应读取DPRAM单元，读取并缓存数据；

USB读写控制单元(315)经数据总线和控制总线连接于通讯模块(4)，与指令解析单元(316)、通讯模块(4)一起组成数据交互、指令分析、任务分配核心；

通道控制单元(317)经地址线或使能线连接于通道选择模块(1)，用于输出通道选择地址信号，进行模拟输入信号的选通；

时钟产生单元(318)与外部的图像传感器、AD转换模块(2)相连接，用于生成时钟并输出，以控制图像帧率、AD工作状态及转换速率；

参数配置单元(319)与外部的图像传感器相连接，用于向图像传感器芯片写入工作参数或者读取当前工作参数，其接口为SPI接口；

偏置控制单元(320)与可调偏置输出模块(5)相连接，其接口为SPI接口，用于输出控制信号，调节偏置电压输出所需电平，提供给图像传感器使之正常工作。

8.根据权利要求7所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述数据接收分配模块(311)将所接收数据交替写入第一双端口存储DPRAM单元(312)和第二双端口存储DPRAM单元(313)，包括：

采集开始后从第一双端口存储DPRAM单元(312)开始写入，待写满后继续写入第二双端口存储DPRAM单元(313)，此后乒乓式交替写入数据。

9.根据权利要求7所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述数据读出缓存单元(314)数据读取与数据写入交错进行，在当前写入第一双端口存储DPRAM单元(312)时，读取第二双端口存储DPRAM单元(313)，反之亦然。

10.根据权利要求7所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述指令解析单元(316)、USB读写控制单元(315)与通讯模块(4)组成USB数据交互通路，其中：

数据下行时，上位机整理并创建指令帧，封装为USB帧结构后经USB总线传输至通讯模块(4)；通讯模块(4)根据USB协议解析后获得有效指令数据包，由USB读写控制单元(315)读取，并最终交指令解析单元(316)分析指令并执行；

数据上行时，指令解析单元(316)从第一双端口存储DPRAM单元(312)或第二双端口存储DPRAM单元(313)中读取相应数据，完成数据帧格式封装后，经USB读写控制单元(315)、通讯模块(4)、USB总线上传至上位机。

11.根据权利要求1所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述通讯模块(4)包括1个支持USB协议的微处理器(41)，与FPGA控制模块(3)通过数据总线、控制总线相连接，并与上位机通过USB接口相连接，用于实现USB协议的媒介，完成FPGA控制模块和上位机之间的数据交互。

12.根据权利要求1所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述可调偏置输出模块(5)至少包含1个电压基准源和2个偏置电压输出单元，与FPGA控制模块(3)经SPI接口相连接，其输出端与外部的图像传感器相连接。

13.根据权利要求12所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述可调偏置输出模块(5)与FPGA控制模块(3)通过SPI接口相连接，并受其控制可调整数字电位器阻值，以获得不同电压，输出图像传感器工作所需偏置电压。

14.根据权利要求12所述的基于FPGA的低成本无外置存储器的图像数据采集传输系统，其特征在于，所述模拟电压输出单元由低噪声运算放大器和精密数字电位器构成，以基准电压源做为参考电平，根据比例放大电路原理实现。

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