CN103618525A - 一种电流模比较器 - Google Patents
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Abstract
本发明提供一种电流模比较器，所述电流模比较器用于接收第一路电流和第二路电流，输出比较结果电压信号。所述电流模比较器至少包括：第一差模电流产生电路，用于接收第一路电流和第二路电流，输出第一路电流和第二路电流的差值；第二差模电流产生电路，用于接收第一路电流和第二路电流，输出第二路电流和第一路电流的差值；AB类输出级电路，与所述第一差模电流产生电路以及所述第二差模电流产生电路相连，用于使所述第一差模电流产生电路和所述第二差模电流产生电路中的一路差模电流产生电路处于工作状态，同时另一路差模电流产生电路处于关断状态，从而实现比较结果输出。本发明结构简单，功耗极低，系统带宽大，比较速度快。
Description
技术领域
本发明涉及一种微电子与固体电子技术领域，特别是涉及信号在电流模式下实现比较的比较器。
背景技术
随着集成电路工艺的发展，集成电路工作电压越来越低，使得能够处理的信号的摆幅越来越小，电压模信号处理系统的设计变得更加复杂和困难，将电压模信号转化为电流模进行处理，是解决这一难题的有效方法。
目前，人们已研究开发出一系列的电流模比较器。例如，BULT.K,and GEELEN.G提出一种采用B类电压输出缓冲器构成的电流模比较器，B.M.Min and S.ff.Kim和L.Chen,B.Shiand C.Lu分别提出一种电流模比较器，Traff也提出过一种电流模比较器，但是都无法在功耗、速度与精度之间获得良好的折中，存在功耗大的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种电流模比较器，用于解决现有技术中现有的电流模比较器灵敏度、速度与功耗的折中问题。
为实现上述目的及其他相关目的，本发明提供一种电流模比较器，所述电流模比较器用于接收第一路电流和第二路电流，输出比较结果电压信号；所述电流模比较器包括：第一差模电流产生电路，用于接收第一路电流和第二路电流，输出第一路电流和第二路电流的差值；第二差模电流产生电路，用于接收第一路电流和第二路电流，输出第二路电流和第一路电流的差值；AB类输出级电路，与所述第一差模电流产生电路以及所述第二差模电流产生电路相连，用于使所述第一差模电流产生电路和所述第二差模电流产生电路中的一路差模电流产生电路处于工作状态，同时另一路差模电流产生电路处于关断状态，从而实现比较结果输出。
优选地，所述第一差模电流产生电路包括NMOS管M1、NMOS管M2、NMOS管M4、NMOS管M5、NMOS管M11、NMOS管M12，以及PMOS管P1、PMOS管P2、PMOS管P6、PMOS管P8；其中，所述第一电流输入到所述NMOS管M1的漏极，所述NMOS管M1的漏极与所述NMOS管M1的栅极相连，所述NMOS管M1的栅极与所述NMOS管M2的栅极相连，所述NMOS管M1的源极与所述NMOS管M2的源极相连，所述NMOS管M1的漏极与所述PMOS管P1的漏极相连，所述PMOS管P1的漏极和所述PMOS管P1的栅极相连，所述PMOS管P1的栅极与所述PMOS管P2的栅极相连，所述PMOS管P1的源极与所述PMOS管P2的源极相连；所述第二电流输入到所述NMOS管M12的漏极，所述NMOS管M12的漏极与所述NMOS管M12的栅极相连，所述NMOS管M12的栅极与所述NMOS管M11的栅极相连，所述NMOS管M12的源极与所述NMOS管M11的源极相连，所述NMOS管M11的漏极与所述PMOS管P8的漏极相连，所述PMOS管P8的漏极和所述PMOS管P8的栅极相连，所述PMOS管P8的栅极与所述PMOS管P6的栅极相连，所述PMOS管P8的源极与所述PMOS管P6的源极相连；所述PMOS管P6的漏极与所述NMOS管M5的漏极相连，所述NMOS管M5的漏极与所述NMOS管M5的栅极相连，所述NMOS管M5的栅极与所述NMOS管M4的栅极相连，所述NMOS管M5的源极与所述NMOS管M4的源极相连，所述NMOS管M4的漏极与所述PMOS管P2的漏极的连接点为输出端。
优选地，所述NMOS管M1、所述NMOS管M2、所述NMOS管M11、所述NMOS管M12的宽长比之比为1：1：1：1；所述NMOS管M4、所述NMOS管M5的宽长比之比为1：1；所述PMOS管P1、所述PMOS管P2、所述PMOS管P6、所述PMOS管P8的宽长比之比为1：1：1：1。
优选地，所述第二差模电流产生电路包括NMOS管M1、NMOS管M2、NMOS管M8、NMOS管M9、NMOS管M11、NMOS管M12，以及PMOS管P1、PMOS管P3、PMOS管P7、PMOS管P8；其中，所述第一电流输入到所述NMOS管M1的漏极，所述NMOS管M1的漏极与所述NMOS管M1的栅极相连，所述NMOS管M1的栅极与所述NMOS管M2的栅极相连，所述NMOS管M1的源极与所述NMOS管M2的源极相连，所述NMOS管M1的漏极与所述PMOS管P1的漏极相连，所述PMOS管P1的漏极和所述PMOS管P1的栅极相连，所述PMOS管P1的栅极与所述PMOS管P3的栅极相连，所述PMOS管P1的源极与所述PMOS管P3的源极相连；所述第二电流输入到所述NMOS管M12的漏极，所述NMOS管M12的漏极与所述NMOS管M12的栅极相连，所述NMOS管M12的栅极与所述NMOS管M11的栅极相连，所述NMOS管M12的源极与所述NMOS管M11的源极相连，所述NMOS管M11的漏极与所述PMOS管P8的漏极相连，所述PMOS管P8的漏极和所述PMOS管P8的栅极相连，所述PMOS管P8的栅极与所述PMOS管P7的栅极相连，所述PMOS管P8的源极与所述PMOS管P7的源极相连；所述PMOS管P3的漏极与所述NMOS管M8的漏极相连，所述NMOS管M8的漏极与所述NMOS管M8的栅极相连，所述NMOS管M8的栅极与所述NMOS管M9的栅极相连，所述NMOS管M8的源极与所述NMOS管M9的源极相连，所述NMOS管M9的漏极与所述PMOS管P7的漏极的连接点为输出端。
优选地，所述NMOS管M1、所述NMOS管M2、所述NMOS管M11、所述NMOS管M12的宽长比之比为1：1：1：1；所述NMOS管M8、所述NMOS管M9的宽长比之比为1：1；所述PMOS管P1、所述PMOS管P2、所述PMOS管P7、所述PMOS管P8的宽长比之比为1：1：1：1。
优选地，所述AB类输出级电路包括NMOS管M3、NMOS管M6、NMOS管M7、NMOS管M10，以及PMOS管P4、PMOS管P5；所述第一差模电流产生电路的输出端与所述NMOS管M3的漏极相连，所述NMOS管M3的漏极与所述NMOS管M3的栅极相连，所述第一差模电流产生电路的输出端与所述NMOS管M6的栅极相连，所述NMOS管M6的漏极与所述PMOS管P4的漏极相连，所述PMOS管P4的漏极与所述PMOS管P4的栅极相连，所述PMOS管P4的栅极与所述PMOS管P5的栅极相连，所述PMOS管P4的源极与所述PMOS管P5的源极相连；所述第二差模电流产生电路的输出端与所述NMOS管M10的漏极相连，所述NMOS管M10的漏极与所述NMOS管M10的栅极相连，所述第一差模电流产生电路的输出端与所述NMOS管M7的栅极相连，所述NMOS管M7的漏极与所述PMOS管P5的漏极的连接点为输出端。
优选地，所述PMOS管P4、所述PMOS管P5的宽长比之比为1：1；所述NMOS管M3、所述NMOS管M10、所述NMOS管M6、所述NMOS管M7的宽长比之比为1：1：n：n，其中，n为大于1的任意值。
如上所述，本发明的电流模比较器，具有以下有益效果：由于本发明采用了AB类输出，并且无需偏置电流，结构简单，功耗极低，比较器除输出节点外无高阻节点，系统带宽大，比较速度快。同时，由于本发明采用的电路具有很强的对称性，对工艺变化有很高的鲁棒性。
附图说明
图1显示为本发明一种电流模比较器的系统结构示意图。
图2显示为本发明一种电流模比较器的电路原理示意图A。
图3显示为本发明一种电流模比较器的电路原理示意图B。
图4显示为本发明一种电流模比较器工作时的输入输出信号比较示意图。
元件标号说明
1 电流模比较器
11 第一差模电流产生电路
12 第二差模电流产生电路
13 AB类输出级电路
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
如图1所示，本发明提供一种电流模比较器1，所述电流模比较器1用于接收第一路电流和第二路电流，输出比较结果电压信号。所述电流模比较器1包括：第一差模电流产生电路11，第二差模电流产生电路12，AB类输出级电路13。其中：
所述第一差模电流产生电路11用于接收第一路电流和第二路电流，输出第一路电流和第二路电流的差值。第一差模电流产生电路11的一种实施例如图2所示，所述第一差模电流产生电路11包括NMOS管M1、NMOS管M2、NMOS管M4、NMOS管M5、NMOS管M11、NMOS管M12，以及PMOS管P1、PMOS管P2、PMOS管P6、PMOS管P8；其中，所述第一电流输入到所述NMOS管M1的漏极，所述NMOS管M1的漏极与所述NMOS管M1的栅极相连，所述NMOS管M1的栅极与所述NMOS管M2的栅极相连，所述NMOS管M1的源极与所述NMOS管M2的源极相连，所述NMOS管M1的漏极与所述PMOS管P1的漏极相连，所述PMOS管P1的漏极和所述PMOS管P1的栅极相连，所述PMOS管P1的栅极与所述PMOS管P2的栅极相连，所述PMOS管P1的源极与所述PMOS管P2的源极相连；所述第二电流输入到所述NMOS管M12的漏极，所述NMOS管M12的漏极与所述NMOS管M12的栅极相连，所述NMOS管M12的栅极与所述NMOS管M11的栅极相连，所述NMOS管M12的源极与所述NMOS管M11的源极相连，所述NMOS管M11的漏极与所述PMOS管P8的漏极相连，所述PMOS管P8的漏极和所述PMOS管P8的栅极相连，所述PMOS管P8的栅极与所述PMOS管P6的栅极相连，所述PMOS管P8的源极与所述PMOS管P6的源极相连；所述PMOS管P6的漏极与所述NMOS管M5的漏极相连，所述NMOS管M5的漏极与所述NMOS管M5的栅极相连，所述NMOS管M5的栅极与所述NMOS管M4的栅极相连，所述NMOS管M5的源极与所述NMOS管M4的源极相连，所述NMOS管M4的漏极与所述PMOS管P2的漏极的连接点为输出端。
具体地，如图3所示，所述第一差模电流产生电路11的所述NMOS管M1、所述NMOS管M2、所述NMOS管M11、所述NMOS管M12的宽长比之比为1：1：1：1；所述宽长比是指一个晶体管的尺寸参数W（宽）与L（长）的比值。所述NMOS管M4、所述NMOS管M5的宽长比之比为1：1；所述PMOS管P1、所述PMOS管P2、所述PMOS管P6、所述PMOS管P8的宽长比之比为1：1：1：1
所述第二差模电流产生电路12，用于接收第一路电流和第二路电流，输出第二路电流和第一路电流的差值。第二差模电流产生电路12的一种实施例如图2所示，所述第二差模电流产生电路12包括NMOS管M1、NMOS管M2、NMOS管M8、NMOS管M9、NMOS管M11、NMOS管M12，以及PMOS管P1、PMOS管P3、PMOS管P7、PMOS管P8；其中，所述第一电流输入到所述NMOS管M1的漏极，所述NMOS管M1的漏极与所述NMOS管M1的栅极相连，所述NMOS管M1的栅极与所述NMOS管M2的栅极相连，所述NMOS管M1的源极与所述NMOS管M2的源极相连，所述NMOS管M1的漏极与所述PMOS管P1的漏极相连，所述PMOS管P1的漏极和所述PMOS管P1的栅极相连，所述PMOS管P1的栅极与所述PMOS管P3的栅极相连，所述PMOS管P1的源极与所述PMOS管P3的源极相连；所述第二电流输入到所述NMOS管M12的漏极，所述NMOS管M12的漏极与所述NMOS管M12的栅极相连，所述NMOS管M12的栅极与所述NMOS管M11的栅极相连，所述NMOS管M12的源极与所述NMOS管M11的源极相连，所述NMOS管M11的漏极与所述PMOS管P8的漏极相连，所述PMOS管P8的漏极和所述PMOS管P8的栅极相连，所述PMOS管P8的栅极与所述PMOS管P7的栅极相连，所述PMOS管P8的源极与所述PMOS管P7的源极相连；所述PMOS管P3的漏极与所述NMOS管M8的漏极相连，所述NMOS管M8的漏极与所述NMOS管M8的栅极相连，所述NMOS管M8的栅极与所述NMOS管M9的栅极相连，所述NMOS管M8的源极与所述NMOS管M9的源极相连，所述NMOS管M9的漏极与所述PMOS管P7的漏极的连接点为输出端。
具体地，如图3所示，所述第二差模电流产生电路12的所述NMOS管M1、所述NMOS管M2、所述NMOS管M11、所述NMOS管M12的宽长比之比为1：1：1：1；所述NMOS管M8、所述NMOS管M9的宽长比之比为1：1；所述PMOS管P1、所述PMOS管P2、所述PMOS管P7、所述PMOS管P8的宽长比之比为1：1：1：1。
所述AB类输出级电路13，与所述第一差模电流产生电路11以及所述第二差模电流产生电路12相连，用于使所述第一差模电流产生电路11和所述第二差模电流产生电路12中的一路差模电流产生电路处于工作状态，同时另一路差模电流产生电路处于关断状态，从而实现比较结果输出。所述AB类输出级电路13的一种实施例如图2所示，所述AB类输出级电路13包括NMOS管M3、NMOS管M6、NMOS管M7、NMOS管M10，以及PMOS管P4、PMOS管P5；所述第一差模电流产生电路的输出端与所述NMOS管M3的漏极相连，所述NMOS管M3的漏极与所述NMOS管M3的栅极相连，所述第一差模电流产生电路的输出端与所述NMOS管M6的栅极相连，所述NMOS管M6的漏极与所述PMOS管P4的漏极相连，所述PMOS管P4的漏极与所述PMOS管P4的栅极相连，所述PMOS管P4的栅极与所述PMOS管P5的栅极相连，所述PMOS管P4的源极与所述PMOS管P5的源极相连；所述第二差模电流产生电路的输出端与所述NMOS管M10的漏极相连，所述NMOS管M10的漏极与所述NMOS管M10的栅极相连，所述第一差模电流产生电路的输出端与所述NMOS管M7的栅极相连，所述NMOS管M7的漏极与所述PMOS管P5的漏极的连接点为输出端。
具体地，如图3所示，所述AB类输出级电路13的所述PMOS管P4、所述PMOS管P5的宽长比之比为1：1；所述NMOS管M3、所述NMOS管M10、所述NMOS管M6、所述NMOS管M7的宽长比之比为m：m：（m*n）：（m*n），即1：1：n：n，其中，n为大于1的任意值；可以通过改变所述n值来改变所述电流模比较器1的速度，n可以为大于1的任意值，n值越大，所述电流模比较器1速度越快，传输延时越短，但n的实际取值还需要综合考虑对应的MOS管的栅极寄生电流和电流镜的匹配性。
所述电流模比较器1的实现方式为：当Iref>Iin时，所述第一差模电流产生电路11正常工作，第二差模电流产生电路12关断状态；当Iref<Iin时，所述第二差模电流产生电路12正常工作，第一差模电流产生电路11关断状态；采用AB类输出级电路，差模电流1产生电路与差模电流2产生电路交替控制，实现比较结果输出。
具体地，如图2所示，所述电流模比较器1工作时，根据电流镜的镜像关系，通过M1的电流Iref镜像到M2，通过P1的电流镜像到P2、P3,同理，Iin经M12镜像至M11、P8镜像至P7、P6,经过M5的电流镜像到M4,经过M8的电流镜像到M3，则通过M3的电流为Iref-Iin，通过M10的电流为Iin-Iref。当Iref>Iin时，通过M3的电流大于零，而通过M10的电流为零，M9处于线性工作区，从而M6导通，M7关断，P4、P5导通。故此时，第一差模电流产生电路11工作，第二差模电流产生电路12输出为低，AB类输出级电路13的P5管导通，M7管关断，比较器输出为高电平；同理，当Iref<Iin时，M7导通，M6、P4、P5关断，第二差模电流产生电路12工作，第一差模电流产生电路11输出为低，AB类输出级电路13的P5管关断，M7管导通，比较器输出为低电平。
在实际的工作例中，当Iref=5uA，Iin为0-10uA线性变化的信号时，所述电流模比较器1的输入电流Iref、输入电流Iin与电流模比较器1输出电压关系如图4所示。
综上所述，本发明一种电流模比较器，采用了AB类输出级电路，并且无需偏置电流，结构简单，功耗极低，比较器除输出节点外无高阻节点，系统带宽大，比较速度快。同时，由于本发明采用的电路具有很强的对称性，对工艺变化有很高的鲁棒性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种电流模比较器，其特征在于，所述电流模比较器用于接收第一路电流和第二路电流，输出比较结果电压信号；所述电流模比较器至少包括：
第一差模电流产生电路，用于接收第一路电流和第二路电流，输出第一路电流和第二路电流的差值；
第二差模电流产生电路，用于接收第一路电流和第二路电流，输出第二路电流和第一路电流的差值；
AB类输出级电路，与所述第一差模电流产生电路以及所述第二差模电流产生电路相连，用于使所述第一差模电流产生电路和所述第二差模电流产生电路中的一路差模电流产生电路处于工作状态，同时另一路差模电流产生电路处于关断状态，从而实现比较结果输出。
2.根据权利要求1所述的电流模比较器，其特征在于：所述第一差模电流产生电路包括NMOS管M1、NMOS管M2、NMOS管M4、NMOS管M5、NMOS管M11、NMOS管M12，以及PMOS管P1、PMOS管P2、PMOS管P6、PMOS管P8；其中，所述第一电流输入到所述NMOS管M1的漏极，所述NMOS管M1的漏极与所述NMOS管M1的栅极相连，所述NMOS管M1的栅极与所述NMOS管M2的栅极相连，所述NMOS管M1的源极与所述NMOS管M2的源极相连，所述NMOS管M1的漏极与所述PMOS管P1的漏极相连，所述PMOS管P1的漏极和所述PMOS管P1的栅极相连，所述PMOS管P1的栅极与所述PMOS管P2的栅极相连，所述PMOS管P1的源极与所述PMOS管P2的源极相连；所述第二电流输入到所述NMOS管M12的漏极，所述NMOS管M12的漏极与所述NMOS管M12的栅极相连，所述NMOS管M12的栅极与所述NMOS管M11的栅极相连，所述NMOS管M12的源极与所述NMOS管M11的源极相连，所述NMOS管M11的漏极与所述PMOS管P8的漏极相连，所述PMOS管P8的漏极和所述PMOS管P8的栅极相连，所述PMOS管P8的栅极与所述PMOS管P6的栅极相连，所述PMOS管P8的源极与所述PMOS管P6的源极相连；所述PMOS管P6的漏极与所述NMOS管M5的漏极相连，所述NMOS管M5的漏极与所述NMOS管M5的栅极相连，所述NMOS管M5的栅极与所述NMOS管M4的栅极相连，所述NMOS管M5的源极与所述NMOS管M4的源极相连，所述NMOS管M4的漏极与所述PMOS管P2的漏极的连接点为输出端。
3.根据权利要求2所述的电流模比较器，其特征在于：所述NMOS管M1、所述NMOS管M2、所述NMOS管M11、所述NMOS管M12的宽长比之比为1：1：1：1；所述NMOS管M4、所述NMOS管M5的宽长比之比为1：1；所述PMOS管P1、所述PMOS管P2、所述PMOS管P6、所述PMOS管P8的宽长比之比为1：1：1：1。
4.根据权利要求1所述的电流模比较器，其特征在于：所述第二差模电流产生电路包括NMOS管M1、NMOS管M2、NMOS管M8、NMOS管M9、NMOS管M11、NMOS管M12，以及PMOS管P1、PMOS管P3、PMOS管P7、PMOS管P8；其中，所述第一电流输入到所述NMOS管M1的漏极，所述NMOS管M1的漏极与所述NMOS管M1的栅极相连，所述NMOS管M1的栅极与所述NMOS管M2的栅极相连，所述NMOS管M1的源极与所述NMOS管M2的源极相连，所述NMOS管M1的漏极与所述PMOS管P1的漏极相连，所述PMOS管P1的漏极和所述PMOS管P1的栅极相连，所述PMOS管P1的栅极与所述PMOS管P3的栅极相连，所述PMOS管P1的源极与所述PMOS管P3的源极相连；所述第二电流输入到所述NMOS管M12的漏极，所述NMOS管M12的漏极与所述NMOS管M12的栅极相连，所述NMOS管M12的栅极与所述NMOS管M11的栅极相连，所述NMOS管M12的源极与所述NMOS管M11的源极相连，所述NMOS管M11的漏极与所述PMOS管P8的漏极相连，所述PMOS管P8的漏极和所述PMOS管P8的栅极相连，所述PMOS管P8的栅极与所述PMOS管P7的栅极相连，所述PMOS管P8的源极与所述PMOS管P7的源极相连；所述PMOS管P3的漏极与所述NMOS管M8的漏极相连，所述NMOS管M8的漏极与所述NMOS管M8的栅极相连，所述NMOS管M8的栅极与所述NMOS管M9的栅极相连，所述NMOS管M8的源极与所述NMOS管M9的源极相连，所述NMOS管M9的漏极与所述PMOS管P7的漏极的连接点为输出端。
5.根据权利要求4所述的电流模比较器，其特征在于：所述NMOS管M1、所述NMOS管M2、所述NMOS管M11、所述NMOS管M12的宽长比之比为1：1：1：1；所述NMOS管M8、所述NMOS管M9的宽长比之比为1：1；所述PMOS管P1、所述PMOS管P2、所述PMOS管P7、所述PMOS管P8的宽长比之比为1：1：1：1。
6.根据权利要求1所述的电流模比较器，其特征在于：所述AB类输出级电路包括NMOS管M3、NMOS管M6、NMOS管M7、NMOS管M10，以及PMOS管P4、PMOS管P5；所述第一差模电流产生电路的输出端与所述NMOS管M3的漏极相连，所述NMOS管M3的漏极与所述NMOS管M3的栅极相连，所述第一差模电流产生电路的输出端与所述NMOS管M6的栅极相连，所述NMOS管M6的漏极与所述PMOS管P4的漏极相连，所述PMOS管P4的漏极与所述PMOS管P4的栅极相连，所述PMOS管P4的栅极与所述PMOS管P5的栅极相连，所述PMOS管P4的源极与所述PMOS管P5的源极相连；所述第二差模电流产生电路的输出端与所述NMOS管M10的漏极相连，所述NMOS管M10的漏极与所述NMOS管M10的栅极相连，所述第一差模电流产生电路的输出端与所述NMOS管M7的栅极相连，所述NMOS管M7的漏极与所述PMOS管P5的漏极的连接点为输出端。
7.根据权利要求6所述的电流模比较器，其特征在于：所述PMOS管P4、所述PMOS管P5的宽长比之比为1：1；所述NMOS管M3、所述NMOS管M10、所述NMOS管M6、所述NMOS管M7的宽长比之比为1：1：n：n，其中，n为大于1的任意值。
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