CN103605626A - 一种单线串行总线协议及转换电路 - Google Patents

Abstract

本发明公开了一种单线串行总线协议及转换电路，适用于芯片之间的数据传输。该发明电路接口包括：时钟信号端Clock、置位/复位信号端RS、数据输入端D_in、控制信号端Ctr、数据输出端D_out；电路结构包括：五个D触发器、三个异或门、两个与门、一个或门、一个多路选择器和两个反相器。其中，D触发器D₀的数据输入端和多路选择器的输出端连接；D触发器D₁、D₂、D₃、D₄的输出端Q通过异或门、与门、反相器组成的组合逻辑电路反馈到D触发器D₁的输入端D，按照这种方式构成的环路连接，可根据数据输入端D_in接收到的数据来控制数据输出端D_out输出电平的高/低和持续时间。本发明可以将逻辑电平转换成时间域编码，可靠地异步传输数据。

Description

一种单线串行总线协议及转换电路

技术领域

本发明属于串行总线接口设计领域，具体涉及一种单线串行总线协议及转换电路。

背景技术

目前，通用串行总线接口广泛应用于各类外部设备中，它具有传输速度快，支持热插拔以及可以连接多个设备的优点。但是，这种接口通常需要时钟线和数据线并用，在传输的过程当中可能导致时钟和数据的不同步问题。有鉴于此，有必要开发一种单线串行总线协议，可靠地异步传输数据，解决上述问题。

发明内容

本发明的目的在于提供一种单线串行总线协议及转换电路，它能够将逻辑电平转换成时间域编码，从而有效改善时钟和数据在传输过程中的不同步问题。

为了达到上述目的，本发明采用以下技术方案予以实现：

一种单线串行总线转换电路，包括第一至第五D触发器以及分别与五个D触发器相连的时钟端Clock、置位/复位信号端RS、数据输入端D_in、控制信号端Ctr、数据输出端D_out、三个异或门、两个与门、一个或门、一个多路选择器和两个反相器；

数据输入端D_in通过多路选择器与第一D触发器相连；第一D触发器的数据输入端和多路选择器的输出端相连；数据输出端D_out与第二D触发器的原码输出端相连；

第二D触发器、第三D触发器、第四D触发器和第五D触发器通过第一异或门、第二异或门、第三异或门、第一与门、第二与门、第二反相器以及或门组成一个环路连接的组合逻辑电路；

控制信号端Ctr分为两路，一路通过第一反相器连接到第一与门的输入端上，另一路与第二与门的输入端相连。

所述环路连接的组合逻辑电路的连接方式具体为：第二D触发器的原码输出端与第三D触发器的数据输入端相连；第三D触发器的原码输出端与第四D触发器的数据输入端相连；第四D触发器的原码输出端与第五D触发器的数据输入端相连；

第一异或门的两个输入端分别与第二D触发器的反码输出端和第三D触发器的原码输出端相连，第三异或门的两个输入端分别与第四D触发器的原码输出端和第五D触发器的原码输出端相连；第一异或门和第三异或门的输出端分别连接到第二异或门的两个输入端上；

第一反相器的输出端、第二反相器的输出端以及第二D触发器的反码输出端分别连接到第一与门的三个输入端上；控制信号端Ctr、第一D触发器的原码输出端、第二异或门的输出端以及第五D触发器的反码输出端分别连接到第二与门的四个输入端上；

或门的两个输入端分别与第一与门和第二与门的输出端相连；或门的输出端连接到第二D触发器的数据输入端上。

一种单线串行总线协议，将逻辑电平编码为时间域数据，时间域数据通过高/低电平持续时间来定义数据的逻辑值，并通过数据输出端D_out输出；时间域编码电路根据下表规则对数据进行编码：

当数据输入端D_in=0时，如果前一时刻的数据输出端D_out为一个基本时间单位的0，则当前时刻的数据输出端D_out编码为一个基本时间单位的1；如果前一时刻的数据输出端D_out为一个基本时间单位的1，则当前时刻的数据输出端D_out编码为一个基本时间单位的0；如果前一时刻的数据输出端D_out为三个基本时间单位的0，则当前时刻的数据输出端D_out编码为一个基本时间单位的1；如果前一时刻的数据输出端D_out为三个基本时间单位的1，则当前时刻的数据输出端D_out编码为一个基本时间单位的0；

当数据输入端D_in=1时，如果前一时刻的数据输出端D_out为一个基本时间单位的0，则当前时刻的数据输出端D_out编码为三个基本时间单位的1；如果前一时刻的数据输出端D_out为一个基本时间单位的1，则当前时刻的数据输出端D_out编码为三个基本时间单位的0；如果前一时刻的数据输出端D_out为三个基本时间单位的0，则当前时刻的数据输出端D_out编码为三个基本时间单位的1；如果前一时刻的数据输出端D_out为三个基本时间单位的1，则当前时刻的数据输出端D_out编码为三个基本时间单位的0。

与现有技术相比，本发明具有以下有益效果：

本发明单线串行总线电路，接口包括：时钟端Clock、置位/复位信号端RS、数据输入端D_in、控制信号端Ctr、数据输出端D_out；电路结构包括：五个D触发器、三个异或门、两个与门、一个或门、一个多路选择器和两个反相器。能够有效改善时钟与数据不同步问题。

本发明单线串行总线协议，将逻辑电平编码为时间域数据，通过用高/低电平在传输过程中持续时间的长短来表征它的逻辑值，从而将时钟和数据统一在一起，可靠地异步传输数据。

附图说明

图1为本发明单线串行总线电路工作原理图。

图2为本发明单线串行总线电路时序图。

图3为本发明单线串行总线编码前的数据格式。

图4为本发明单线串行总线时间域编码后的数据格式。

具体实施方式

下面结合附图和实例对本发明做进一步详细的说明：

参照图1，本发明一种单线串行总线转换电路，包括第一至第五D触发器D₀、D₁、D₂、D₃、D₄以及分别与五个D触发器相连的时钟端Clock、置位/复位信号端RS、数据输入端D_in、控制信号端Ctr、数据输出端D_out、三个异或门G₆、G₇、G₁₁、两个与门G₅、G₈、一个或门G₃、一个多路选择器G₁和两个反相器G₂、G₄；数据输入端D_in通过多路选择器G₁与第一D触发器D₀相连；第一D触发器D₀的数据输入端和多路选择器G₁的输出端相连；数据输出端D_out与第二D触发器D₁的原码输出端相连；控制信号端Ctr分为两路，一路通过第一反相器G₂连接到第一与门G₅的输入端上，另一路与第二与门G₈的输入端相连。第二D触发器D₁、第三D触发器D₂、第四D触发器D₃和第五D触发器D₄通过第一异或门G₆、第二异或门G₇、第三异或门G₁₁、第一与门G₅、第二与门G₈、第二反相器G₄以及或门G₃组成一个环路连接的组合逻辑电路；

所述环路连接的组合逻辑电路的连接方式具体为：第二D触发器D₁的原码输出端与第三D触发器D₂的数据输入端相连；第三D触发器D₂的原码输出端与第四D触发器D₃的数据输入端相连；第四D触发器D₃的原码输出端与第五D触发器D₄的数据输入端相连；第一异或门G₆的两个输入端分别与第二D触发器D₁的反码输出端和第三D触发器D₂的原码输出端相连，第三异或门G₁₁的两个输入端分别与第四D触发器D₃的原码输出端和第五D触发器D₄的原码输出端相连；第一异或门G₆和第三异或门G₁₁的输出端分别连接到第二异或门G₇的两个输入端上；第一反相器G₂的输出端、第二反相器G₄的输出端以及第二D触发器D₁的反码输出端分别连接到第一与门G₅的三个输入端上；控制信号端Ctr、第一D触发器D₀的原码输出端、第二异或门G₇的输出端以及第五D触发器D₄的反码输出端分别连接到第二与门G₈的四个输入端上；或门G₃的两个输入端分别与第一与门G₅和第二与门G₈的输出端相连；或门G₃的输出端连接到第二D触发器D₁的数据输入端上。

本发明还公开了一种单线串行总线协议，将逻辑电平编码为时间域数据，时间域数据通过高/低电平持续时间来定义数据的逻辑值，并通过数据输出端D_out输出；时间域编码电路根据下表规则对数据进行编码：

当数据输入端D_in=0时，如果前一时刻的数据输出端D_out为一个基本时间单位的0，则当前时刻的数据输出端D_out编码为一个基本时间单位的1；如果前一时刻的数据输出端D_out为一个基本时间单位的1，则当前时刻的数据输出端D_out编码为一个基本时间单位的0；如果前一时刻的数据输出端D_out为三个基本时间单位的0，则当前时刻的数据输出端D_out编码为一个基本时间单位的1；如果前一时刻的数据输出端D_out为三个基本时间单位的1，则当前时刻的数据输出端D_out编码为一个基本时间单位的0；当数据输入端D_in=1时，如果前一时刻的数据输出端D_out为一个基本时间单位的0，则当前时刻的数据输出端D_out编码为三个基本时间单位的1；如果前一时刻的数据输出端D_out为一个基本时间单位的1，则当前时刻的数据输出端D_out编码为三个基本时间单位的0；如果前一时刻的数据输出端D_out为三个基本时间单位的0，则当前时刻的数据输出端D_out编码为三个基本时间单位的1；如果前一时刻的数据输出端D_out为三个基本时间单位的1，则当前时刻的数据输出端D_out编码为三个基本时间单位的0。

参照图2，当控制信号端Ctr=1时，D_out维持高电平不变，该电路不传输有效数据；当Ctr=0时，该电路遵循表1规则将逻辑电平转换成时间域编码值。当置位/复位信号端RS=1时，图1所示触发器D₀、D₁被清零，D₂、D₃、D₄被置位；当RS=0时，该电路进入编码状态。当数据输入端D_in=1时，下一个数据要在三个时钟周期之后再发送；当D_in=0时，下一个数据在下一个时钟周期发送。

参照图3，以一组没有经过时间域编码的数据0110010110100为例，每一位代表着一位编码前的逻辑值。

参照图4，以编码后总线上一次传输的数据为例，定义基本术语如下：基本时间单位定义为一个Clock；有效数据定义为逻辑“0”、逻辑“1”，逻辑“0”定义为总线维持一个基本时间单位的高/低电平，逻辑“1”定义为总线维持三个基本时间单位的高/低电平，其余数据均视为无效数据。

Claims (3)

1.一种单线串行总线转换电路，其特征在于：包括第一至第五D触发器（D₀、D₁、D₂、D₃、D₄）以及分别与五个D触发器相连的时钟端Clock、置位/复位信号端RS、数据输入端D_in、控制信号端Ctr、数据输出端D_out、三个异或门（G₆、G₇、G₁₁）、两个与门（G₅、G₈）、一个或门（G₃）、一个多路选择器（G₁）和两个反相器（G₂、G₄）；

数据输入端D_in通过多路选择器（G₁）与第一D触发器（D₀）相连；第一D触发器（D₀）的数据输入端和多路选择器（G₁）的输出端相连；数据输出端D_out与第二D触发器（D₁）的原码输出端相连；

第二D触发器（D₁）、第三D触发器（D₂）、第四D触发器（D₃）和第五D触发器（D₄）通过第一异或门（G₆）、第二异或门（G₇）、第三异或门（G₁₁）、第一与门（G₅）、第二与门（G₈）、第二反相器（G₄）以及或门（G₃）组成一个环路连接的组合逻辑电路；

控制信号端Ctr分为两路，一路通过第一反相器（G₂）连接到第一与门（G₅）的输入端上，另一路与第二与门（G₈）的输入端相连。

2.根据权利要求1所述的单线串行总线转换电路，其特征在于，所述环路连接的组合逻辑电路的连接方式具体为：第二D触发器（D₁）的原码输出端与第三D触发器（D₂）的数据输入端相连；第三D触发器（D₂）的原码输出端与第四D触发器（D₃）的数据输入端相连；第四D触发器（D₃）的原码输出端与第五D触发器（D₄）的数据输入端相连；

第一异或门（G₆）的两个输入端分别与第二D触发器（D₁）的反码输出端和第三D触发器（D₂）的原码输出端相连，第三异或门（G₁₁）的两个输入端分别与第四D触发器（D₃）的原码输出端和第五D触发器（D₄）的原码输出端相连；第一异或门（G₆）和第三异或门（G₁₁）的输出端分别连接到第二异或门（G₇）的两个输入端上；

第一反相器（G₂）的输出端、第二反相器（G₄）的输出端以及第二D触发器（D₁）的反码输出端分别连接到第一与门（G₅）的三个输入端上；控制信号端Ctr、第一D触发器（D₀）的原码输出端、第二异或门（G₇）的输出端以及第五D触发器（D₄）的反码输出端分别连接到第二与门（G₈）的四个输入端上；

或门（G₃）的两个输入端分别与第一与门（G₅）和第二与门（G₈）的输出端相连；或门（G₃）的输出端连接到第二D触发器（D₁）的数据输入端上。

3.一种基于权利要求1或2所述的单线串行总线转换电路的总线协议，其特征在于：将逻辑电平编码为时间域数据，时间域数据通过高/低电平持续时间来定义数据的逻辑值，并通过数据输出端D_out输出；时间域编码电路根据下表规则对数据进行编码：

当数据输入端D_in=0时，如果前一时刻的数据输出端D_out为一个基本时间单位的0，则当前时刻的数据输出端D_out编码为一个基本时间单位的1；如果前一时刻的数据输出端D_out为一个基本时间单位的1，则当前时刻的数据输出端D_out编码为一个基本时间单位的0；如果前一时刻的数据输出端D_out为三个基本时间单位的0，则当前时刻的数据输出端D_out编码为一个基本时间单位的1；如果前一时刻的数据输出端D_out为三个基本时间单位的1，则当前时刻的数据输出端D_out编码为一个基本时间单位的0；

当数据输入端D_in=1时，如果前一时刻的数据输出端D_out为一个基本时间单位的0，则当前时刻的数据输出端D_out编码为三个基本时间单位的1；如果前一时刻的数据输出端D_out为一个基本时间单位的1，则当前时刻的数据输出端D_out编码为三个基本时间单位的0；如果前一时刻的数据输出端D_out为三个基本时间单位的0，则当前时刻的数据输出端D_out编码为三个基本时间单位的1；如果前一时刻的数据输出端D_out为三个基本时间单位的1，则当前时刻的数据输出端D_out编码为三个基本时间单位的0。

Images