CN103580684B - 一种芯片时钟信号产生电路及芯片系统 - Google Patents

Abstract

本发明适用于集成电路设计领域，提供了一种芯片时钟信号产生电路及芯片系统。在本发明中，通过在芯片中采用包括基本时钟信号产生模块、频率参数存储模块、频率参数读取与处理模块以及时钟分频模块的芯片时钟信号产生电路，其结构简单且体积小，进而在保证为芯片内部提供高精度时钟信号的同时降低芯片的成本，从而解决了现有技术提供的时钟调整电路所存在的因占用面积大而造成芯片成本大幅度增加的问题。

Description

一种芯片时钟信号产生电路及芯片系统

技术领域

本发明属于集成电路设计领域，尤其涉及一种芯片时钟信号产生电路及芯片系统。

背景技术

在半导体集成电路中，每个元件都是以时钟信号为基础进行控制的，而目前时钟信号的可通过两种方式获得，一种是由芯片外部的石英晶体振荡器产生，另一种则是由芯片内部的时钟电路产生。

对于使用石英晶体振荡器作为时钟信号源能保证所产生的时钟信号稳定且准确，是目前最为广泛使用的时钟信号源。而随着电子技术的不断进步以及人们对于产品小型化和轻薄化的需求不断增长，若能够将时钟信号源集成于芯片内部，则将大大减小产品的体积，显然，石英晶体振荡器因其较大的体积而无法满足该要求。于是，通过芯片内部的时钟电路产生时钟信号的方式成为产品小型化和轻薄化的必然选择。但由于现有集成电路制造工艺的限制，芯片内部的时钟电路所产生的时钟信号通常会有±20%至±30%的偏差，有些工艺所产生的时钟信号甚至还可能出现±50%的偏差，而如果将这种具有巨大偏差的时钟信号直接用于芯片内部电路，则很有可能会造成芯片内部电路无法正常工作。

为了解决偏差问题，现有技术选择在芯片中内置一个时钟调整电路以将时钟信号所出现的偏差调整至一合理范围内。然而，由于该时钟调整电路的所占用的面积加大，一般为原时钟电路的4-6倍，有一些甚至达到10倍以上，这样则会增大芯片的体积，进而大大增加芯片的成本。因此，现有技术提供的时钟调整电路存在因占用面积大而造成芯片成本大幅度增加的问题。

发明内容

本发明的目的在于提供一种芯片时钟信号产生电路，旨在解决现有技术提供的时钟调整电路所存在的因占用面积大而造成芯片成本大幅度增加的问题。

本发明是这样实现的，一种芯片时钟信号产生电路，与芯片外部的时钟频率检测电路连接，所述时钟频率检测电路对所述芯片时钟信号产生电路所生成的基本时钟信号进行频率检测，所述芯片时钟信号产生电路包括：

基本时钟信号产生模块，用于生成基本时钟信号并输出到芯片外部；

频率参数存储模块，用于存储所述时钟频率检测电路对所述基本时钟信号进行频率检测后所输出的频率参数；

频率参数读取与处理模块，与所述频率参数存储模块连接，用于从所述频率参数存储模块读取所述频率参数，并根据所述频率参数和芯片内部所需要的目标时钟信号的频率获取相应的分频系数；

时钟分频模块，分别与所述基本时钟信号产生模块和所述频率参数读取与处理模块相连接，用于根据所述分频系数对所述基本时钟信号进行分频，并输出所述目标时钟信号。

本发明的另一目的还在于提供一种芯片系统，所述芯片系统包括一芯片及时钟频率检测电路，所述芯片包括芯片时钟信号产生电路，所述芯片时钟信号产生电路与所述时钟频率检测电路连接，所述时钟频率检测电路对所述芯片时钟信号产生电路所生成的基本时钟信号进行频率检测；

所述芯片时钟信号产生电路包括：

基本时钟信号产生模块，用于生成基本时钟信号并输出到芯片外部；

频率参数存储模块，用于存储所述时钟频率检测电路对所述基本时钟信号进行频率检测后所输出的频率参数；

频率参数读取与处理模块，与所述频率参数存储模块连接，用于从所述频率参数存储模块读取所述频率参数，并根据所述频率参数和芯片内部所需要的目标时钟信号的频率获取相应的分频系数；

时钟分频模块，分别与所述基本时钟信号产生模块和所述频率参数读取与处理模块相连接，用于根据所述分频系数对所述基本时钟信号进行分频，并输出所述目标时钟信号。

在本发明中，通过在芯片中采用包括所述基本时钟信号产生模块、所述频率参数存储模块、所述频率参数读取与处理模块以及所述时钟分频模块的芯片时钟信号产生电路，其结构简单且体积小，进而在保证为芯片内部提供高精度时钟信号的同时降低芯片的成本，从而解决了现有技术提供的时钟调整电路所存在的因占用面积大而造成芯片成本大幅度增加的问题。

附图说明

图1是本发明实施例所提供的芯片时钟信号产生电路的模块结构图；

图2是本发明实施例所提供的芯片时钟信号产生电路的模块结构图；

图3是本发明另一实施例所提供的芯片时钟信号产生电路的模块结构图；

图4是本发明实施例所提供的芯片时钟信号产生电路的局部示例结构图；

图5是本发明实施例所提供的芯片时钟信号产生电路的局部示例结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本发明实施例中，通过在芯片中采用包括基本时钟信号产生模块、频率参数存储模块、频率参数读取与处理模块以及时钟分频模块的芯片时钟信号产生电路，其结构简单且体积小，进而在保证为芯片内部提供高精度时钟信号的同时降低芯片的成本。

图1示出了本发明实施例所提供的芯片时钟信号产生电路的模块结构，为了便于说明，仅示出了与本发明相关的部分，详述如下：

芯片时钟信号产生电路100与芯片外部的时钟频率检测电路200连接，该时钟频率检测电路200对芯片时钟信号产生电路100所生成的基本时钟信号进行频率检测，芯片时钟信号产生电路100包括：

基本时钟信号产生模块101，用于生成基本时钟信号CLK0并输出到芯片外部；

频率参数存储模块102，用于存储时钟频率检测电路200对基本时钟信号CLK0进行频率检测后所输出的频率参数；

频率参数读取与处理模块103，与频率参数存储模块102连接，用于从频率参数存储模块102读取频率参数，并根据该频率参数和芯片内部所需要的目标时钟信号CLKS的频率获取相应的分频系数；

时钟分频模块104，分别与基本时钟信号产生模块101和频率参数读取与处理模块103相连接，用于根据频率参数读取与处理模块103所获取的分频系数对基本时钟信号CLK0进行分频，并输出目标时钟信号CLKS。

其中，频率参数存储模块102可以是只读存储器(Read-Only Memory,ROM)、可编程只读存储器（Programmable Read-Only Memory,PROM）、可擦可编程只读存储器（ErasableProgrammable Read-Only Memory,EPROM）、电可擦可编程只读存储器（ElectricallyErasable Programmable Read-Only Memory,EEPROM）或者闪存（FLASH）。

频率参数读取与处理模块103可以是独立于芯片内部CPU之外且与CPU相连接的单个电路模块，也可以是CPU本身，只要是芯片内部能够实现获取分频系数功能的电路模块均可。此外，芯片设计人员还可根据实际应用需求将时钟频率检测电路200所检测到的基本时钟信号CLK0的频率参数保存于一软件程序中，且该软件程序同时包含了目标时钟信号的频率参数，并将该软件程序保存于频率参数存储模块102，那么，只要CPU通过运行频率参数存储模块102中的软件程序便可获取分频系数，则此时就不需要频率参数读取与处理模块103了，这样能够使芯片时钟信号产生电路100的结构进一步简化，进而降低芯片成本。

由于外部的时钟频率检测电路200对于时钟信号频率的检测能力只局限于低频检测，所以，当基本时钟信号产生模块101输出高频率的基本时钟信号CLK0时，则时钟频率检测电路200需要连接时钟分频模块104的输出端，对经过时钟分频模块104进行分频后的时钟信号的频率进行检测，然后根据时钟分频模块104中的分频系数将所检测到的频率参数进行频率计算以还原基本时钟信号CLK0的频率参数；当基本时钟信号CLK0的频率属于低频范围时，则时钟频率检测电路200可直接从基本时钟信号产生模块101的输出端获取基本时钟信号CLK0，并对该基本时钟信号CLK0的频率进行检测。

在本发明实施例中，当需要向频率参数存储模块102写入频率参数时，芯片时钟信号产生电路100还包括分别与时钟频率检测电路200和频率参数存储模块102相连接，用于将时钟频率检测电路200所输出的频率参数写入频率参数存储模块102的频率参数写入模块105。此外，为了进一步降低成本，也可以在制造芯片时将频率参数直接固化到频率参数存储模块102中，这样就不需要在芯片时钟信号产生电路100中加入频率参数写入模块105。

如果在芯片接口充裕的情况下，为了避免时钟频率检测电路200对高频率的基本时钟信号CLK0进行获取时影响时钟分频模块104的工作，如图2所示，芯片时钟信号产生电路100还可包括一时钟输出分频模块106，与基本时钟信号生成模块101连接，用于当基本时钟信号CLK0为高频率时钟信号时，对基本时钟信号CLK0进行分频。

在本发明另一实施例中，如图3所示，为了能够有效利用芯片时钟信号产生电路100中的各个电路模块，当芯片内部或外部需要使用高精度的时序数字信号时，还可以在芯片时钟信号产生电路100中进一步包括：

外部时序数字信号生成模块107，分别与基本时钟信号产生模块101和频率参数读取与处理模块103连接，用于根据频率参数读取与处理模块103从频率参数存储模块102读取的频率参数和外部目标时序数字信号的波特率计算外部分频系数，并根据该外部分频系数对基本时钟信号CLK0进行分频以输出外部目标时序数字信号OCLKS；

内部时序数字信号生成模块108，分别与基本时钟信号产生模块101和频率参数读取与处理模块103连接，用于根据频率参数读取与处理模块103从频率参数存储模块102读取的频率参数和内部目标时序数字信号的波特率计算内部分频系数，并根据该内部分频系数对基本时钟信号CLK0进行分频以输出内部目标时序数字信号ICLKS。

其中，外部时序数字信号生成模块107和内部时序数字信号生成模块108还与芯片内部的CPU连接以获取外部目标时序数字信号和内部目标时序数字信号的波特率信息；外部时序数字信号生成模块107和内部时序数字信号生成模块108分别包含于芯片内部的接口电路和对内通讯电路中，且接口电路和对内通讯电路均是从时钟频率检测电路200接收基本时钟信号CLK0的频率参数，并通过频率参数写入模块105或软件程序将该频率参数写入频率参数存储模块102。

在实际应用过程中，根据频率参数存储模块102的具体存储器类型（如ROM、PROM、EPROM、EEPROM或FLASH等），频率参数读取与处理模块103和频率参数写入模块105还可以是存储控制器（如ROM控制器、PROM控制器、EPROM控制器、EEPROM控制器或FLASH控制器等）中的两个电路模块。

以下结合工作原理对本发明实施例所提供的芯片时钟信号产生电路100作进一步说明：

首先，由基本时钟信号产生模块101生成基本时钟信号CLK0，如果基本时钟信号CLK0为低频率时钟信号，则时钟频率检测电路200直接从基本时钟信号产生模块101的输出端直接获取基本时钟信号CLK0，并对其频率进行检测以输出相应的频率参数，如果基本时钟信号CLK0为高频率时钟信号，则需要由时钟分频模块104或时钟输出分频模块106对基本时钟信号CLK0进行分频后，再由时钟频率检测电路200对分频后所获得的时钟信号进行频率检测，并根据原分频系数获取基本时钟信号CLK0的频率参数。

然后，由频率参数写入模块105将时钟频率检测电路200所输出的基本时钟信号CLK0的频率参数写入频率参数存储模块102，或者在芯片制造过程中将该频率参数连同软件程序一起固化至频率参数存储模块102。

接着，由频率参数读取与处理模块103从频率参数存储模块102读取基本时钟信号CLK0的频率参数，或者通过运行CPU中的软件程序将基本时钟信号CLK0的频率参数从频率参数存储模块102读取出来，又或者由CPU执行频率参数存储模块102中的软件程序以获得基本时钟信号CLK0的频率参数。

随后，由频率参数读取与处理模块103根据目标时钟信号CLKS的频率及基本时钟信号CLK0的频率参数计算分频系数，或者由CPU中的软件程序在读取到基本时钟信号CLK0的频率参数后，结合目标时钟信号CLKS的频率和基本时钟信号CLK0的频率参数获取分频系数；当芯片需要对内或对外输出高精度时序数字信号时，则频率参数读取与处理模块103或CPU中的软件程序只需要将基本时钟信号CLK0的频率参数直接传送给芯片内部的对内通讯电路和接口电路即可。

最后，当需要向芯片内部提供高精度的目标时钟信号CLKS时，时钟分频模块104从频率参数读取与处理模块103获取到分频系数后，根据该分频系数对基本时钟信号CLK0进行分频后输出目标时钟信号CLKS；当需要向芯片外部提供高精度的时序数字信号时，则由外部时序数字信号生成模块107根据频率参数读取与处理模块103从频率参数存储模块102读取的频率参数和外部目标时序数字信号的波特率计算分频系数，并根据该分频系数对基本时钟信号CLK0进行分频以输出外部目标时序数字信号OCLKS；当需要向芯片内部提供高精度的时序数字信号时，则由内部时序数字信号生成模块108根据频率参数读取与处理模块103从频率参数存储模块102读取的频率参数和内部目标时序数字信号的波特率计算分频系数，并根据该分频系数对基本时钟信号CLK0进行分频以输出内部目标时序数字信号ICLKS。

针对上述工作原理，再结合以下具体例子进行说明：

实例一：

本实例是用于举例说明为芯片提供高精度的目标时钟信号的芯片时钟信号产生电路100，其中，基本时钟信号产生模块101所输出的基本时钟信号CLK0的理论频率为800MHz±30%（此处假设频率偏差为+24%，则基本时钟信号CLK0的实际频率为992MHz，属于高频时钟信号），芯片内部所需要的目标时钟信号CLKS的频率为20MHz，频率参数存储模块102为EEPROM，频率参数读取与处理模块103为芯片内部的CPU，时钟分频模块104的初始的分频系数为64，频率参数写入模块105为EEPROM数据下载电路（如图4所示）。

在芯片时钟信号产生电路100上电工作后，基本时钟信号产生模块101输出频率为992MHz的基本时钟信号CLK0，并由时钟分频模块104根据分频系数64将基本时钟信号CLK0分频为15.5MHz的时钟信号输出至芯片外部的时钟频率检测电路200进行频率测量，并根据分频系数64还原基本时钟信号CLK0的频率为992MHz，然后由EEPROM数据下载电路将时钟频率检测电路200所测量到的992MHz的频率参数写入EEPROM中，之后由CPU从EEPROM中读取992MHz的频率参数，根据目标时钟信号CLKS的频率20MHz计算分频系数，即992MHz/20MHz=49.6≈50，并将50作为新的分频系数赋给时钟分频模块104，于是，基本时钟信号CLK0由时钟分频模块104根据分频系数50进行分频，即992MHz/50=19.84MHz，则最终得到频率接近20MHz的高精度时钟信号，其与20MHz的实际误差为((19.84-20)/20)×100%=-0.8%。

如果不采用本发明实施例所提供的芯片时钟信号产生电路100，而是直接将基本时钟信号产生模块101（理论输出时钟频率为800MHz）所输出的频率进行40分频以获得20MHz的时钟信号，但由于基本时钟信号的实际频率为992MHz，那么以分频系数40对992MHz进行分频后得到的时钟信号的频率为992MHz/40=24.8MHz，则该分频后所得到的时钟信号的频率24.8MHz与20MHz的实际误差为((24.8-20)/20)×100%=24%，由此可以看出，通过芯片时钟信号产生电路100所输出的时钟信号与目标时钟信号之间的频率误差远小于直接根据理论时钟频率进行分频所获得的时钟信号与目标时钟信号之间的频率误差。

实例二：

本实例是用于举例说明为芯片外部提供高精度的时序数字信号的芯片时钟信号产生电路100，其中，基本时钟信号产生模块101所输出的基本时钟信号CLK0的理论频率为32MHz±30%（此处假设频率偏差为-27.5%，则基本时钟信号CLK0的实际频率为23.2MHz，属于低频时钟信号），频率参数存储模块102为FLASH，频率参数读取与处理模块103和频率参数写入模块105包含于芯片内部的FLASH控制器中，外部时序数字信号生成模块107所输出的外部目标时序数字信号OCLKS的波特率为9600bps（如图5所示），由于基本时钟信号CLK0属于低频时钟信号，所以此时外部的时钟频率检测电路200不需要通过时钟分频模块104或者时钟输出分频模块106对基本时钟信号CLK0进行初始分频，可直接对基本时钟信号产生模块101所输出的时钟信号进行频率测量。

在芯片时钟信号产生电路100上电工作后，基本时钟信号产生模块101输出频率为23.2MHz的基本时钟信号CLK0，然后由时钟频率检测电路200检测基本时钟信号CLK0的频率后输出23.2MHz的频率参数至芯片内部的接口电路的数据输入端RXD，接口电路将23.2MHz的频率参数输出至FLASH控制器，随后由FLASH控制器将该23.2MHz的频率参数写入FLASH中；在外部时序数字信号生成模块107开始工作时，FLASH控制器从FLASH读取23.2MHz的频率参数，并将该频率参数输出至外部时序数字信号生成模块107，之后由外部时序数字信号生成模块107从芯片内部的CPU读取外部目标时序数字信号的波特率9600bps，并根据23.2MHz的频率参数和外部目标时序数字信号的波特率9600bps计算分频系数，即该分频系数为23.2×10⁶/9600=2416.7≈2417，最后根据该分频系数2417将频率为23.2MHz的基本时钟信号CLK0进行分频，即23.2MHz/2417=9598.7bps，从而获得波特率为9598.7bps的外部目标时序数字信号从接口电路的数据输出端TXD输出。

如果不采用本发明实施例所提供的芯片时钟信号产生电路100，而是将基本时钟信号产生模块101所输出的基本时钟信号（理论输出时钟频率为32MHz）进行分频，则分频系数为32MHz/9600bps=3333，那么最终所产生的时序数字信号的波特率为23.2MHz/3333=6960.7bps，相比上述所得的9598.7bps，6960.7bps与外部目标时序数字信号的波特率9600bps误差很大。对于内部目标时序数字信号的获取，其原理与实例二所述的一致，因此不再赘述。

综上所述，通过采用本发明实施例所提供的芯片时钟信号产生电路100所产生的时钟信号的频率与目标时钟信号的频率之间的偏差非常小，且所产生的时序数字信号与目标时序数字信号的波特率之间的偏差也很小，因此，芯片时钟信号产生电路100能够产生高精度的时钟信号和时序数字信号。

本发明实施例的另一目的还在于提供一种芯片系统，该芯片系统包括一芯片及时钟频率检测电路200，该芯片包括上述芯片时钟信号产生电路100。

在本发明实施例中，通过在芯片中采用包括基本时钟信号产生模块、频率参数存储模块、频率参数读取与处理模块以及时钟分频模块的芯片时钟信号产生电路，其结构简单且体积小，进而在保证为芯片内部提供高精度时钟信号的同时降低芯片的成本，从而解决了现有技术提供的时钟调整电路所存在的因占用面积大而造成芯片成本大幅度增加的问题。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种芯片时钟信号产生电路，与芯片外部的时钟频率检测电路连接，所述时钟频率检测电路对所述芯片时钟信号产生电路所生成的基本时钟信号进行频率检测，其特征在于，所述芯片时钟信号产生电路包括：

基本时钟信号产生模块，用于生成基本时钟信号并输出到芯片外部；

频率参数存储模块，用于存储所述时钟频率检测电路对所述基本时钟信号进行频率检测后所输出的频率参数；

频率参数读取与处理模块，与所述频率参数存储模块连接，用于从所述频率参数存储模块读取所述频率参数，并根据所述频率参数和芯片内部所需要的目标时钟信号的频率获取相应的分频系数；

时钟分频模块，分别与所述基本时钟信号产生模块和所述频率参数读取与处理模块相连接，用于根据所述分频系数对所述基本时钟信号进行分频，并输出所述目标时钟信号；

所述芯片时钟信号产生电路还包括：

外部时序数字信号生成模块，分别与所述基本时钟信号产生模块和所述频率参数读取与处理模块连接，用于根据所述频率参数读取与处理模块从所述频率参数存储模块读取的频率参数和外部目标时序数字信号的波特率计算外部分频系数，并根据所述外部分频系数对所述基本时钟信号进行分频以输出所述外部目标时序数字信号；

内部时序数字信号生成模块，分别与所述基本时钟信号产生模块和所述频率参数读取与处理模块连接，用于根据所述频率参数读取与处理模块从所述频率参数存储模块读取的频率参数和内部目标时序数字信号的波特率计算内部分频系数，并根据所述内部分频系数对所述基本时钟信号进行分频以输出所述内部目标时序数字信号。

2.如权利要求1所述的芯片时钟信号产生电路，其特征在于，所述频率参数存储模块为只读存储器，所述只读存储器包括可编程只读存储器、可擦可编程只读存储器、电可擦可编程只读存储器和闪存中的任意一项或多项。

3.如权利要求1所述的芯片时钟信号产生电路，其特征在于，所述芯片时钟信号产生电路还包括：

时钟输出分频模块，所述时钟输出分频模块的输入端与所述基本时钟信号产生模块以及所述时钟分频模块连接，所述时钟输出分频模块的输出端和所述时钟频率检测电路连接，所述时钟输出分频模块用于当所述基本时钟信号为高频率时钟信号时，对所述基本时钟信号进行分频。

4.如权利要求1所述的芯片时钟信号产生电路，其特征在于，所述芯片时钟信号产生电路还包括：

频率参数写入模块，分别与所述时钟频率检测电路和所述频率参数存储模块相连接，用于将所述时钟频率检测电路所输出的频率参数写入所述频率参数存储模块。

5.一种芯片系统，其特征在于，所述芯片系统包括芯片及时钟频率检测电路，所述芯片包括芯片时钟信号产生电路，所述芯片时钟信号产生电路与所述时钟频率检测电路连接，所述时钟频率检测电路对所述芯片时钟信号产生电路所生成的基本时钟信号进行频率检测；

所述芯片时钟信号产生电路包括：

基本时钟信号产生模块，用于生成基本时钟信号并输出到芯片外部；

频率参数存储模块，用于存储所述时钟频率检测电路对所述基本时钟信号进行频率检测后所输出的频率参数；

频率参数读取与处理模块，与所述频率参数存储模块连接，用于从所述频率参数存储模块读取所述频率参数，并根据所述频率参数和芯片内部所需要的目标时钟信号的频率获取相应的分频系数；

时钟分频模块，分别与所述基本时钟信号产生模块和所述频率参数读取与处理模块相连接，用于根据所述分频系数对所述基本时钟信号进行分频，并输出所述目标时钟信号；

所述芯片时钟信号产生电路还包括：

外部时序数字信号生成模块，分别与所述基本时钟信号产生模块和所述频率参数读取与处理模块连接，用于根据所述频率参数读取与处理模块从所述频率参数存储模块读取的频率参数和外部目标时序数字信号的波特率计算外部分频系数，并根据所述外部分频系数对所述基本时钟信号进行分频以输出所述外部目标时序数字信号；

内部时序数字信号生成模块，分别与所述基本时钟信号产生模块和所述频率参数读取与处理模块连接，用于根据所述频率参数读取与处理模块从所述频率参数存储模块读取的频率参数和内部目标时序数字信号的波特率计算内部分频系数，并根据所述内部分频系数对所述基本时钟信号进行分频以输出所述内部目标时序数字信号。

6.如权利要求5所述的芯片系统，其特征在于，所述频率参数存储模块为只读存储器，所述只读存储器包括可编程只读存储器、可擦可编程只读存储器、电可擦可编程只读存储器和闪存中的任意一项或多项。

7.如权利要求5所述的芯片系统，其特征在于，所述芯片时钟信号产生电路还包括：

时钟输出分频模块，所述时钟输出分频模块的输入端与所述基本时钟信号产生模块以及所述时钟分频模块连接，所述时钟输出分频模块的输出端和所述时钟频率检测电路连接，所述时钟输出分频模块用于当所述基本时钟信号为高频率时钟信号时，对所述基本时钟信号进行分频。

8.如权利要求5所述的芯片系统，其特征在于，所述芯片时钟信号产生电路还包括：

频率参数写入模块，分别与所述时钟频率检测电路和所述频率参数存储模块相连接，用于将所述时钟频率检测电路所输出的频率参数写入所述频率参数存储模块。