CN103579198B - 芯片封装结构与导线架 - Google Patents

Abstract

本发明公开了一种芯片封装结构与导线架。芯片封装结构包括导线架、芯片、多条导线及封装胶体。导线架包括一芯片座及多个引脚。引脚包括至少第一引脚与至少一第二类引脚。第一类引脚具有内引脚部、第一分支外引脚部及第二分支外引脚部。第一分支外引脚部的一端及第二分支外引脚部的一端与内引脚部相连接。第一分支外引脚部的另一端与第二分支外引脚部的另一端彼此相连接。第一分支外引脚部与第二分支外引脚部之间具有一第一间隔距离。封装胶体包覆芯片、导线、芯片座及引脚的部分且暴露出第一类引脚的第一分支外引脚部与第二分支外引脚部及第二类引脚的一外引脚部。第一分支外引脚部与第二分支外引脚部在封装胶体的一侧表面上的正投影相互重叠。

Description

芯片封装结构与导线架

技术领域

本发明涉及一种半导体结构，且特别是有关于一种芯片封装结构。

背景技术

芯片封装的目的是提供芯片适当的信号路径、散热路径及结构保护。传统的打线（wirebonding）技术通常采用导线架（leadframe）作为芯片的承载器（carrier）。

图1A绘示为现有的一种芯片封装结构的局部立体示意图。图1B为图1A的芯片封装结构的剖面示意图。为了方便说明起见，图1B仅示意地绘示一个差动信号引脚与封装胶体之间的配置关系。请同时参考图1A与图1B，现有的芯片封装结构10包括一芯片11、一导线架12、多个导线13与一封装胶体14。导线架12具有一芯片座12a与多个引脚12b，且芯片11配置于芯片座12a上。引脚12b包括多对差动信号引脚（differentialsignallead）12b1（图1A中仅示意地绘示两对）以及多个非差动信号引脚（non-differentialsignallead）12b2（图1A中仅示意地绘示六个）。此外，芯片11通过导线13与导线架12的引脚12b电性连接，而封装胶体14则包覆芯片11、导线13、芯片座12a与引脚12b的一部分。其中，封装胶体14的功用为保护芯片11与导线13以避免外界的湿气、热量与噪声的影响，并且封装胶体14可支撑导线13以及提供能够手持的形体。在高速与高频的信号传输上，由于彼此相邻且传输方向相同的差动信号引脚12b1在暴露于封装胶体14外的折弯处易形成阻抗不连续，因此容易产生电磁辐射效应及信号的反射损耗，尤其是在三倍频及五倍频处此电磁辐射效性最明显。

图2绘示为现有另一种芯片封装结构的局部立体示意图。图2的芯片封装结构20与图1A的芯片封装结构10相似，差异之处仅在于：图2的芯片封装结构20的每一个差动信号引脚22b1具有一个开口23，其中开口23位于差动信号引脚22b1暴露于封装胶体24外的折弯处，而引脚22的非差动信号引脚22b2与差动信号引脚22b1呈等间距间隔排列。现有的差动信号引脚22b1具有开口23以欲藉此产生分流来降低折弯处的阻抗不连续现象。然而，通过开口23所形成的两个分支外引脚部P1、P2实质上呈平行且于封装胶体24的侧表面24a上的正投影彼此不重叠，因此当电流信号流至暴露于封装胶体24外的分支外引脚部P1、P2时，折弯处的分支外引脚部P1、P2会同时接触到空气辐射而产生明显的电磁辐射效应。如此一来，差动信号引脚22b1在信号传输时易产生严重的能量损耗，进而影响差动信号引脚22b1的信号传输品质。此外，由于差动信号引脚22b1具有开口23，因此为了与相邻的非差动信号引脚22b2之间阻抗匹配，差动信号引脚22b1的宽度须进行调整（例如调宽或变窄），如此一来，引脚22的总个数势必受到影响，进而影响整体芯片封装结构20的电路布局。

发明内容

本发明提供一种芯片封装结构，可有效降低电磁干扰（Electro-MagneticInterference,EMI）辐射且能减少差动传输的能量损耗。

本发明提出一种芯片封装结构，其包括一导线架、一芯片、多条导线及一封装胶体。导线架包括一芯片座以及多个环绕芯片座的引脚。引脚包括至少一第一类引脚与至少一第二类引脚。第一类引脚具有一内引脚部、一第一分支外引脚部以及一第二分支外引脚部。第一分支外引脚部的一端及第二分支外引脚部的一端与内引脚部相连接。第一分支外引脚部的另一端与第二分支外引脚部的另一端彼此相连接。第一分支外引脚部与第二分支外引脚部之间具有一第一间隔距离。第二类引脚具有一内引脚部以及一外引脚部。芯片配置于导线架的芯片座上。导线配置于芯片与导线架的引脚之间。芯片通过导线与引脚电性连接。封装胶体包覆芯片、导线、芯片座以及引脚的部分，且暴露出第一类引脚的第一分支外引脚部与第二分支外引脚部以及第二类引脚的外引脚部。封装胶体具有一侧表面，而第一类引脚的第一分支外引脚部与第二分支外引脚部在封装胶体的侧表面上的正投影相互重叠。

在本发明的一实施例中，上述的第一类引脚的第一分支外引脚部的厚度与第二分支外引脚部的厚度相同。

在本发明的一实施例中，上述的第一类引脚的第一分支外引脚部的厚度不等于第二分支外引脚部的厚度。

在本发明的一实施例中，上述的第一类引脚更具有一第三分支外引脚部。第三分支外引脚部的一端与内引脚部相连接。第三分支外引脚部的另一端与第一分支外引脚部的另一端及第二分支外引脚部的另一端相连接。第三分支外引脚部位于第一分支外引脚部与第二分支外引脚部之间。第三分支外引脚部与第一分支外引脚部之间具有一第二间隔距离，第三分支外引脚部与第二分支外引脚部之间具有一第三间隔距离。第一分支外引脚部、第二分支外引脚部以及第三分支外引脚部在封装胶体的侧表面上的正投影相互重叠。

在本发明的一实施例中，上述的第一类引脚的第一分支外引脚部暴露于封装胶体的侧表面的部分沿着内引脚部的一延伸方向延伸一距离后折弯且往封装胶体的下方延伸。第一类引脚的第二分支外引脚部折弯且往封装胶体的下方延伸。

在本发明的一实施例中，上述的第一类引脚的第一分支外引脚部的折弯角度与第二分支外引脚部的折弯角度相同。

在本发明的一实施例中，上述的第一类引脚的第一分支外引脚部的折弯角度与第二分支外引脚部的折弯角度不同。

在本发明的一实施例中，上述的第一类引脚的第一分支外引脚部与第二分支外引脚部其中的一传输一正信号，而第一类引脚的第一分支外引脚部与第二分支外引脚部其中的另一传输一负信号，且第一分支外引脚部与第二分支外引脚部的传输方向相同。

在本发明的一实施例中，上述第一类引脚与第二类引脚彼此相邻，且第二类引脚位于第一类引脚一侧旁。

本发明还提出一种导线架，其包括一芯片座以及多个引脚。引脚环绕芯片座。引脚包括至少一第一类引脚与至少一第二类引脚。第一类引脚具有一内引脚部、一第一分支外引脚部以及一第二分支外引脚部。第一分支外引脚部的一端及第二分支外引脚部的一端与内引脚部相连接。第一分支外引脚部的另一端与第二分支外引脚部的另一端彼此相连接。第一分支外引脚部与第二分支外引脚部之间具有一第一间隔距离。第一分支外引脚部在第二分支外引脚部上的正投影重叠于第二分支外引脚部。第二类引脚具有一内引脚部与一外引脚部。

在本发明的一实施例中，上述的第一类引脚更具有一第三分支外引脚部。第三分支外引脚部的一端与内引脚部相连接。第三分支外引脚部的另一端与第一分支外引脚部的另一端及第二分支外引脚部的另一端相连接。第三分支外引脚部位于第一分支外引脚部与第二分支外引脚部之间，且第三分支外引脚部与第一分支外引脚部之间具有一第二间隔距离。第三分支外引脚部与第二分支外引脚部之间具有一第三间隔距离。第一分支外引脚部及第三分支外引脚部在第二分支外引脚部上的正投影重叠于第二分支外引脚部。

在本发明的一实施例中，上述的这第一类引脚的第一分支外引脚部与第二分支外引脚部其中的一传输一正信号，而第一类引脚的第一分支外引脚部与第二分支外引脚部其中的另一传输一负信号，且第一分支外引脚部与第二分支外引脚部的传输方向相同。

基于上述，由于本发明的第一类引脚具有内引脚部、第一分支外引脚部以及第二分支外引脚部，其中第一分支外引脚部与第二分支外引脚部在封装胶体的侧表面上的正投影相互重叠。因此，当一电流信号由第一类引脚的内引脚部流至暴露于封装胶体的侧表面外的外引脚部时，此电流信号会分成两路而分别流向第一类引脚的第一分支外引脚部以及第二分支外引脚部。如此一来，可降低电流信号因接触空气辐射所造成的阻抗不连续性的现象，进而减少电磁干扰（EMI）辐射与差动传输的能量损耗。此外，由于第一类引脚具有第一分支外引脚部以及第二分支外引脚部的设计，因此除了可提供较多的回流路径外，亦可降低暴露于封装胶体外的外引脚部（即第一分支外引脚部与第二分支外引脚部）的路径阻抗，进而减少信号的反射损耗。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1A绘示为现有的一种芯片封装结构的局部立体示意图。

图1B为图1A的芯片封装结构的剖面示意图。

图2绘示为现有另一种芯片封装结构的局部立体示意图。

图3A绘示为本发明的一实施例的一种芯片封装结构的局部立体示意图。

图3B为图3A的芯片封装结构的剖面示意图。

图4绘示为本发明的另一实施例的一种芯片封装结构的局部立体示意图。

图5绘示为本发明的又一实施例的一种芯片封装结构的局部立体示意图。

图6绘示为图3A的芯片封装结构与图1A的芯片封装结构两者的信号频谱曲线比较图。

图7绘示为图3A的芯片封装结构与图2的芯片封装结构两者的信号频谱曲线比较图。

图8绘示为图3A的芯片封装结构、图1A的芯片封装结构及图2的芯片封装结构三者的信号频谱曲线比较图。

图9绘示为图4的芯片封装结构与图1的芯片封装结构两者的信号频谱曲线比较图。

图10绘示为图5的芯片封装结构与图1的芯片封装结构两者的信号频谱曲线比较图。

附图标号：

10、20、100a：芯片封装结构

11、120：芯片

12、110a：导线架

12a、112：芯片座

12b、22b、114a、114b：引脚

12b1、22b1：差动信号引脚

12b2、22b2：非差动信号引脚

13、130：导线

14、140：封装胶体

23：开口

115、117、119：第一类引脚

115a、117a、119a：内引脚部

115b、117b、119b：第一分支外引脚部

115b1、117b1：一端

115b2、117b2：另一端

115c、117c、119c：第二分支外引脚部

115c1、117c1：一端

115c2、117c2：另一端

116：第二类引脚

117d：第三分支外引脚部

117d1：一端

117d2：另一端

142：侧表面

C1、C2、C3、C4、C5：曲线

D：第一间隔距离

D1：第二间隔距离

D2：第三间隔距离

i1、i2：电流信号

P1、P2：分支外引脚部

L：延伸方向

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

图3A绘示为本发明的一实施例的一种芯片封装结构的局部立体示意图。图3B为图3A的芯片封装结构的剖面示意图。为了方便说明起见，图3B仅示意地绘示一个第一类引脚与封装胶体的侧表面之间的配置关系。请参考图3A，在本实施例中，芯片封装结构100a包括一导线架110a、一芯片120、多条导线130及一封装胶体140。

详细来说，导线架110a包括一芯片座112以及多个环绕芯片座112的引脚114a。引脚114a包括至少一第一类引脚115（图3A中仅示意地绘示两个）以及至少一第二类引脚116（图3A中示意地绘示八个）。第一类引脚115具有一内引脚部115a、一第一分支外引脚部115b以及一第二分支外引脚部115c。第一分支外引脚部115b的一端115b1及第二分支外引脚部115c的一端115c1与内引脚部115a相连接。第一分支外引脚部115b的另一端115b2与第二分支外引脚部115c的另一端115c2彼此相连接。第一分支外引脚部115b与第二分支外引脚部115c之间具有一第一间隔距离D。第一类引脚115的第一分支外引脚部115b在第二分支外引脚部115c上的正投影重叠于第二分支外引脚部115c。第二类引脚116具有一内引脚部以及一外引脚部。

芯片120配置于导线架110a的芯片座112上。导线130配置于芯片120与导线架110a的引脚114a之间。芯片120通过导线130与引脚114a电性连接。封装胶体140包覆芯片120、导线130、芯片座112以及引脚114a的部分，且暴露出第一类引脚115的第一分支外引脚部115b与第二分支外引脚部115c以及第二类引脚116的外引脚部。此处，暴露于封装胶体140外的第一分支外引脚部115b与第二分支外引脚部115c可视为第一类引脚115的外引脚部。封装胶体140具有一侧表面142，特别是，第一分支外引脚部115b与第二分支外引脚部115c在封装胶体140的侧表面142上的正投影相互重叠。也就是说，第一分支外引脚部115b与第二分支外引脚部115c是呈现前后设置。须说明的是，在此所述的第二类引脚116的内引脚部是指第二类引脚116被封装胶体140所包覆的部份，而第二类引脚116的外引脚部是指第二类引脚116未被封装胶体140所包覆的部份。

更具体来说，在本实施例中，第一类引脚115的第一分支外引脚部115b的厚度与第二分支外引脚部115c的厚度实质上相同。第一类引脚115的第一分支外引脚部115b暴露于封装胶体140的侧表面142的部分沿着内引脚部115a的一延伸方向L延伸一距离后折弯且往封装胶体140的下方延伸。第一类引脚115的第二分支外引脚部115c折弯且并封装胶体140的下方延伸，其中第二分支外引脚部115c的折弯处可暴露于封装胶体140的侧表面142外或者是包覆于封装胶体140内。于此，如图3B所示，第二分支外引脚部115c的折弯处是以包覆于封装胶体140内为例说明，但并不以此为限。

再者，本实施例的第一类引脚115的第一分支外引脚部115b的折弯角度与第二分支外引脚部115c的折弯角度实质上相同。当然，在其他未绘示的实施例中，第一类引脚115的第一分支外引脚部115b的折弯角度与第二分支外引脚部115c的折弯角度亦可不同，只要第一分支外引脚部115b与第二分支外引脚部115c在封装胶体140的侧表面142上的正投影相互重叠的设计，意即第一分支外引脚部115b与第二分支外引脚部115c是呈现前后设置，皆属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。此外，第一类引脚115的第一分支外引脚部115b与第二分支外引脚部115c其中的一传输一正信号，而第一类引脚115的第一分支外引脚部115b与第二分支外引脚部115c其中的另一传输一负信号，且第一分支外引脚部115b与第二分支外引脚部115c的传输方向相同。意即，第一分支外引脚部115b与第二分支外引脚部115c的传输方向例如是由芯片120传输至一电路板（未绘示），或者是，例如是由电路板传输至芯片120。另外，本实施例的第一类引脚115与第二类引脚116彼此相邻，第二类引脚116且位于第一类引脚115一侧旁。此处，第二类引脚116例如为一电源引脚或一接地引脚，其中如图3A所示，此处的第二类引脚116的外引脚部并无分支。

一般来说，请再参考图1B，当一电流信号i1流至现有的芯片封装结构10的差动信号引脚12b1时，在差动信号引脚12b1暴露于封装胶体14外的折弯处会有1/9电流信号i1散失于空气中，而剩下的8/9电流信号i2继续流至差动信号引脚12b1的末端。由于本实施例的第一类引脚115具有内引脚部115a、第一分支外引脚部115b以及第二分支外引脚部115c，其中第一分支外引脚部115b与第二分支外引脚部115c在封装胶体140的侧表面142上的正投影相互重叠。因此，请参考图3B，当一电流信号i2由第一类引脚115的内引脚部115a流至暴露于封装胶体140的侧表面142外的外引脚部时，此电流信号i2会分成两路而分别流向第一类引脚115的第一分支外引脚部115b以及第二分支外引脚部115c，意即，流入第一分支外引脚部115b与第二分支外引脚部115c的电流信号i2分别为1/2电流信号i2。接着，当1/2电流信号i2流至第一分支外引脚部115b的折弯处时，1/18的电流信号i2会散失于空气中，而8/18的电流信号i2会继续流至第一分支外引脚部115b的另一端115b2。

由上述内容可得知，现有的差动信号引脚12b1在折弯处会有1/9电流信号i1散失于空气中，而本实施例的第一类引脚115的第一分支外引脚部115b在折弯处则仅有1/18电流信号i2散失于空气中，其中1/18电流信号i2＜1/9电流信号i1。意即，现有的差动信号引脚12b1在暴露于封装胶体14外的折弯处易形成阻抗不连续，而本实施例的第一类引脚115的第一分支外引脚部115b与第二分支外引脚部115c的设计可有效降低阻抗不连续性的现象，进而可减少电磁干扰（EMI）辐射与差动传输的能量损耗。此外，由于本实施例的第一类引脚115具有第一分支外引脚部115b以及第二分支外引脚部115c的设计，因此除了可提供较多的回流路径外，亦可降低暴露于封装胶体140外的外引脚部（即第一分支外引脚部115b与第二分支外引脚部115c）的路径阻抗，进而减少信号的反射损耗。

再者，由于第一类引脚115的第一分支外引脚部115b与第二分支外引脚部115c之间具有第一间隔距离D，因此第一分支外引脚部115b、第二分支外引脚部115c及第一间隔距离D（即将空气视为一介电层）三者可构成一电容。故，本实施例的此对第一类引脚115可构成二个电容。然而，现有图1A的每一对差动信号引脚12b1之间仅能构成一电容。由此可知，本实施例的这对第一类引脚115的设计可相对于现有的每一对差动信号引脚12b1的设计增加一倍的电容，可配合高频衰减快的特性，以有效降低属于高频部分的能量（即降低偏斜率（skewrate）），进而降低电磁干扰（EMI）辐射。

另外，由于本实施例的第一类引脚115的第一分支外引脚部115b与第二分支外引脚部115c在封装胶体140的侧表面142上的正投影相互重叠，意即第一分支外引脚部115b与第二分支外引脚部115c是呈现前后设置。因此，本实施例的第一类引脚115的设计不会影响与周围第二类引脚116之间排列，意即不影响引脚114a彼此之间的间隔排列，仍可维持原有的间距无须调整。相对于现有图2的芯片封装结构20的差动信号引脚22b1的设计而言，本实施例的第一类引脚115的设计不会影响整体引脚114a的总个数，且可维持整体芯片封装结构100a整体所需的电路布局。

值得一提的是，本发明并不限定第一类引脚115的外引脚部的型态以及厚度，虽然图3A中所提及的第一类引脚115的外引脚部具体化为第一分支外引脚部115b及第二分支外引脚部115c，且第一分支外引脚部115b的厚度及第二分支外引脚部115c的厚度具体化为相同。但，已知的其他能达到降低差动讯信号引脚115的折弯处阻抗不连续且外引脚部的分支是呈现前后设置的结构设计，即分支外引脚部于封装胶体140的侧表面142上的正投影重叠，皆属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。

另外上述说明中所举的实施例，在实际应用中可以将第一类引脚作为差动信号传输引脚，而第二类信号引脚可以作为电源引脚或接地引脚等用途，但不以此应用为限。利用本发明结构作为导线架的用途皆属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。

图4绘示为本发明的另一实施例的一种芯片封装结构的局部立体示意图。本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。请参考图4，本实施例的芯片封装结构100b与图3A的芯片封装结构100a主要的差异是在于：本实施例的导线架110b的引脚114b的第一类引脚117是由一内引脚部117a、一第一分支外引脚部117b、一第二分支外引脚部117c以及一第三分支外引脚部117d所构成。详细来说，第一分支外引脚部117b的一端117b1、第二分支外引脚部117c的一端117c1以及第三分支外引脚部117d的一端117d1皆与内引脚部117a相连接。第三分支外引脚部117d的另一端117d2与第一分支外引脚部117b的另一端117b2及第二分支外引脚部117c的另一端117c2相连接。第三分支外引脚部117d位于第一分支外引脚部117b与第二分支外引脚部117c之间。第三分支外引脚部117d与第一分支外引脚部117b之间具有一第二间隔距离D1，而第三分支外引脚部117d与第二分支外引脚部117c之间具有一第三间隔距离D2。第一分支外引脚部117b及第三分支外引脚部117d在第二分支外引脚部117c上的正投影重叠于第二分支外引脚部117c，且第一分支外引脚部117b、第二分支外引脚部117c以及第三分支外引脚部117d在封装胶体140的侧表面142上的正投影相互重叠。也就是说，第一分支外引脚部117b、第二分支外引脚部117c及第三分支外引脚部117d是呈现前后设置。此外，在本实施例中，第一分支外引脚部117b的厚度、第二分支外引脚部117c的厚度与第三分支外引脚部117d的厚度实质上相同，但并不以此为限。

图5绘示为本发明的又一实施例的一种芯片封装结构的局部立体示意图。本实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参照前述实施例，本实施例不再重复赘述。请参考图5，本实施例的芯片封装结构100c与图3A的芯片封装结构100a主要的差异是在于：本实施例的第一类引脚119的第一分支外引脚部119b的厚度实质上大于第二分支外引脚部119c的厚度。换言之，本发明并不限定第一分支外引脚部115b、117b、119b的厚度与第二分支外引脚部115c、117c、119c的厚度（及第三分支外引脚部117d的厚度），意即第一分支外引脚部115b、117b、119b的厚度与第二分支外引脚部115c、117c、119c的厚度（及第三分支外引脚部117d的厚度）可依据使用需求而自行变动，只要第一分支外引脚部115b、117b、119b与第二分支外引脚部115c、117c、119c（及第三分支外引脚部117d）在封装胶体140的侧表面142上的正投影相互重叠的设计，此仍属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。

值得一提的是，本发明亦不限定第一分支外引脚部115b、117b、119b的宽度与第二分支外引脚部115c、117c、119c的宽度（及第三分支外引脚部117d的宽度），虽然此处所提及的第一分支外引脚部115b、117b、119b的宽度与第二分支外引脚部115c、117c、119c的宽度（及第三分支外引脚部117d的宽度）具体化为相同宽度。但于其他未绘示的实施例中，第一分支外引脚部115b、117b、119b的宽度与第二分支外引脚部115c、117c、119c的宽度（及第三分支外引脚部117d的宽度）亦可为不同宽度，意即第一分支外引脚部115b、117b、119b的宽度与第二分支外引脚部115c、117c、119c的宽度（及第三分支外引脚部117d的宽度）可依据使用需求而自行变动，只要第一分支外引脚部115b、117b、119b与第二分支外引脚部115c、117c、119c（及第三分支外引脚部117d）在封装胶体140的侧表面142上的正投影相互重叠的设计，此仍属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。

此外，本发明亦不限定第一分支外引脚部115b、117b、119b与第二分支外引脚部115c、117c、119c（及第三分支外引脚部117d）在封装胶体140的侧表面142上的正投影相互重叠的面积，虽然此处所提及的第一分支外引脚部115b、117b、119b与第二分支外引脚部115c、117c、119c（及第三分支外引脚部117d）在封装胶体140的侧表面142上的正投影具体化为完全重叠。但于其他未绘示的实施例中，第一分支外引脚部115b、117b、119b与第二分支外引脚部115c、117c、119c（及第三分支外引脚部117d）在封装胶体140的侧表面142上的正投影亦可为部分重叠，此仍属于本发明可采用的技术方案，不脱离本发明所欲保护的范围。

以下将提出模拟结果来比较现有的图1A与图2的芯片封装结构10、20的结构设计与本实施例的芯片封装结构100a、100b、100c的结构设计在三倍频与五倍频时的谐波频率的变化。

图6绘示为图3A的芯片封装结构与图1A的芯片封装结构两者的信号频谱曲线比较图。请参考图6，曲线C1为现有图1A的芯片封装结构10的模拟结果，而曲线C3为本实施例的图3A的芯片封装结构100a的模拟结果。此处，现有图1A的每一差动信号引脚12b1的设计与非差动信号引脚12b2的设计实质上相同，而本实施例的图3A的第一类引脚115是由内引脚部115a、第一分支外引脚部115b及第二分支外引脚部115c所构成，其中第一分支外引脚部115b与第二分支外引脚部115c在封装胶体140的侧表面142上的正投影相互重叠，且第一分支外引脚部115b的厚度与第二分支外引脚部115c的厚度实质上相同。

由图6的曲线C1与曲线C3中可得知，图1A的芯片封装结构10的设计在三倍频（即148.5MHz）与五倍频（即742.5MHz）之处的谐波频率（harmonicfrequency）明显高于本实施例的图3A的芯片封装结构100a的设计。换言之，本实施例的图3A的芯片封装结构100a中第一类引脚115的结构设计可有效抑制三倍频远场电磁干扰（EMI）能量在频率从0Hz至1GHz的辐射程度，使整体电磁干扰（EMI）值下降且可有效抑制谐波频率。

图7绘示为图3A的芯片封装结构与图2的芯片封装结构两者的信号频谱曲线比较图。请参考图7，曲线C2为现有图2的芯片封装结构20的模拟结果，而曲线C3为本实施例的图3A的芯片封装结构100a的模拟结果。此处，现有图2的每一差动信号引脚22b1具有一开口23，且通过开口23所形成的两个分支外引脚部P1、P2实质上平行且于封装胶体24的侧表面24a上的正投影彼此不重叠。而，本实施例的图3A的每一第一类引脚115是由内引脚部115a、第一分支外引脚部115b及第二分支外引脚部115c所构成，其中第一分支外引脚部115b与第二分支外引脚部115c在封装胶体140的侧表面142上的正投影相互重叠，且第一分支外引脚部115b的厚度与第二分支外引脚部115c的厚度实质上相同。

由图7的曲线C2与曲线C3中可得知，图2的芯片封装结构20的设计在三倍频（即148.5MHz）与五倍频（即742.5MHz）之处的谐波频率（harmonicfrequency）明显高于本实施例的图3A的芯片封装结构100a的设计。换言之，本实施例的图3A的芯片封装结构100a中第一类引脚115的结构设计可有效抑制三倍频远场电磁干扰（EMI）能量在频率从0Hz至1GHz的辐射程度，使整体电磁干扰（EMI）值下降且可有效抑制谐波频率。

图8绘示为图3A的芯片封装结构、图1A的芯片封装结构及图2的芯片封装结构三者的信号频谱曲线比较图。请参考图8，曲线C1为现有图1A的芯片封装结构10的模拟结果，而曲线C2为现有图2的芯片封装结构20的模拟结果，且曲线C3为本实施例的图3A的芯片封装结构100a的模拟结果。此处，现有图1A的每一差动信号引脚12b1的设计与非差动信号引脚12b2的设计实质上相同，而现有图2的每一差动信号引脚22b1具有一开口23，且通过开口23所形成的两个分支外引脚部P1、P2实质上平行且于封装胶体24的侧表面24a上的正投影彼此不重叠。本实施例的图3A的每一第一类引脚115是由内引脚部115a、第一分支外引脚部115b及第二分支外引脚部115c所构成，其中第一分支外引脚部115b与第二分支外引脚部115c在封装胶体140的侧表面142上的正投影相互重叠，且第一分支外引脚部115b的厚度与第二分支外引脚部115c的厚度实质上相同。

由图8的曲线C1、曲线C2与曲线C3中可得知，图1与图2的芯片封装结构10、20的设计在三倍频（即148.5MHz）与五倍频（即742.5MHz）之处的谐波频率（harmonicfrequency）明显高于本实施例的图3A的芯片封装结构100a的设计。换言之，本实施例的图3A的芯片封装结构100a中第一类引脚115的结构设计可有效抑制三倍频远场电磁干扰（EMI）能量在频率从0Hz至1GHz的辐射程度，使整体电磁干扰（EMI）值下降且可有效抑制谐波频率。再者，由图8的曲线C1与曲线C2中可得知，图2的差动信号引脚22b1具有开口23的设计在抑制谐波频率上明显差于图1A的与非差动信号引脚12b2具有相同结构设计的差动信号引脚12b1的设计。也就是说，差动信号引脚22b1具有开口23的设计对于抑制谐波频率以降低电磁干扰（EMI）值是无效的。

图9绘示为图4的芯片封装结构与图1的芯片封装结构两者的信号频谱曲线比较图。请参考图9，曲线C1为现有图1A的芯片封装结构10的模拟结果，而曲线C4为本实施例的图4的芯片封装结构100b的模拟结果。此处，现有图1A的每一差动信号引脚12b1的设计与非差动信号引脚12b2的设计实质上相同，而本实施例的图4的每一第一类引脚117是由内引脚部117a、第一分支外引脚部117b、第二分支外引脚部117c及第三分支外引脚部117d所构成，其中第一分支外引脚部117b、第二分支外引脚部117c与第三分支外引脚部117d在封装胶体140的侧表面142上的正投影相互重叠，且第一分支外引脚部117b的厚度、第二分支外引脚部117c的厚度与第三分支外引脚部117d的厚度实质上相同。

由图9的曲线C1与曲线C4中可得知，图1A的芯片封装结构10的设计在五倍频（即742.5MHz）之处的谐波频率（harmonicfequency）明显高于本实施例的图4的芯片封装结构100b的设计。换言之，本实施例的图4的芯片封装结构100b中第一类引脚117的结构设计可使整体电磁干扰（EMI）值下降且可抑制谐波频率。

图10绘示为图5的芯片封装结构与图1的芯片封装结构两者的信号频谱曲线比较图。请参考图10，曲线C1为现有图1A的芯片封装结构10的模拟结果，而曲线C5为本实施例的图5的芯片封装结构100c的模拟结果。此处，现有图1A的每一差动信号引脚12b1的设计与非差动信号引脚12b2的设计实质上相同，而本实施例的图5的每一第一类引脚119是由内引脚部119a、第一分支外引脚部119b及第二分支外引脚部119c所构成，其中第一分支外引脚部119b与第二分支外引脚部119c在封装胶体140的侧表面142上的正投影相互重叠，且第一分支外引脚部119b的厚度实质上大于第二分支外引脚部119c的厚度。

由图10的曲线C1与曲线C5中可得知，图1A的芯片封装结构10的设计在五倍频（即742.5MHz）之处的谐波频率（harmonicfrequency）明显高于本实施例的图5的芯片封装结构100c的设计。换言之，本实施例的图5的芯片封装结构100c中第一类引脚119的结构设计可使整体电磁干扰（EMI）值下降且可抑制谐波频率。

综上所述，本发明的第一类引脚具有内引脚部、第一分支外引脚部以及第二分支外引脚部，其中第一分支外引脚部与第二分支外引脚部在封装胶体的侧表面上的正投影相互重叠。因此，当一电流信号由第一类引脚的内引脚部流至暴露于封装胶体的侧表面外的外引脚部时，此电流信号会分成两路而分别流向第一类引脚的第一分支外引脚部以及第二分支外引脚部。如此一来，可降低电流信号因接触空气辐射所造成的阻抗不连续性的现象，进而减少电磁干扰（EMI）辐射与差动传输的能量损耗。此外，由于第一类引脚具有第一分支外引脚部以及第二分支外引脚部的设计，因此除了可提供较多的回流路径外，亦可降低暴露于封装胶体外的外引脚部（即第一分支外引脚部与第二分支外引脚部）的路径阻抗，进而减少信号的反射损耗。

再者，由于本发明的第一类引脚之间可构成二个电容，相较于现有每对差动信号引脚之间仅能构成一电容而言，本发明的第一类引脚的设计可相对于现有每对差动信号引脚的设计增加一倍的电容，且可配合高频衰减快的特性，以有效降低属于高频部分的能量（即降低偏斜率（skewrate）），进而降低电磁干扰（EMI）辐射。另外，由于本发明的第一分支外引脚部与第二分支外引脚部在封装胶体的侧表面上的正投影相互重叠，意即第一分支外引脚部与第二分支外引脚部是呈现前后设置。因此，本发明的第一类引脚的设计不会影响与周围第二类引脚之间排列，意即本发明的第一类引脚的设计不会影响整体引脚的总个数，且可维持整体芯片封装结构整体所需的电路布局。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定者为准。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：

一导线架，包括一芯片座以及多个环绕所述芯片座的引脚，所述引脚包括至少一第一类引脚与至少一第二类引脚，所述第一类引脚具有一内引脚部、一第一分支外引脚部以及一第二分支外引脚部，其中所述第一分支外引脚部的一端及所述第二分支外引脚部的一端与所述内引脚部相连接，而所述第一分支外引脚部的另一端与所述第二分支外引脚部的另一端彼此相连接，且所述第一分支外引脚部与所述第二分支外引脚部之间具有一第一间隔距离，及所述第二类引脚具有一内引脚部与一外引脚部；

一芯片，配置于所述导线架的所述芯片座上；

多条导线，配置于所述芯片与所述导线架的所述引脚之间，其中所述芯片通过所述导线与所述引脚电性连接；以及

一封装胶体，包覆所述芯片、所述导线、所述芯片座以及所述引脚的部分，且暴露出所述第一类引脚的所述第一分支外引脚部与所述第二分支外引脚部以及所述第二类引脚的所述外引脚部，其中所述封装胶体具有一侧表面，各所述第一类引脚的所述第一分支外引脚部与所述第二分支外引脚部在所述封装胶体的所述侧表面上的正投影相互重叠。

2.如权利要求1所述的芯片封装结构，其特征在于，所述第一类引脚的所述第一分支外引脚部的厚度与所述第二分支外引脚部的厚度相同。

3.如权利要求1所述的芯片封装结构，其特征在于，所述第一类引脚的所述第一分支外引脚部的厚度不等于所述第二分支外引脚部的厚度。

4.如权利要求1所述的芯片封装结构，其特征在于，所述第一类引脚更具有一第三分支外引脚部，所述第三分支外引脚部的一端与所述内引脚部相连接，而所述第三分支外引脚部的另一端与所述第一分支外引脚部的所述另一端及所述第二分支外引脚部的所述另一端相连接，所述第三分支外引脚部位于所述第一分支外引脚部与所述第二分支外引脚部之间，且所述第三分支外引脚部与所述第一分支外引脚部之间具有一第二间隔距离，所述第三分支外引脚部与所述第二分支外引脚部之间具有一第三间隔距离，所述第一分支外引脚部、所述第二分支外引脚部以及所述第三分支外引脚部在所述封装胶体的所述侧表面上的正投影相互重叠。

5.如权利要求1所述的芯片封装结构，其特征在于，所述第一类引脚的所述第一分支外引脚部暴露于所述封装胶体的所述侧表面的部分沿着所述内引脚部的一延伸方向延伸一距离后折弯且往所述封装胶体的下方延伸，而所述第一类引脚的所述第二分支外引脚部折弯且往所述封装胶体的下方延伸。

6.如权利要求5所述的芯片封装结构，其特征在于，所述第一类引脚的所述第一分支外引脚部的折弯角度与所述第二分支外引脚部的折弯角度相同。

7.如权利要求5所述的芯片封装结构，其特征在于，所述第一类引脚的所述第一分支外引脚部的折弯角度与所述第二分支外引脚部的折弯角度不同。

8.如权利要求1所述的芯片封装结构，其特征在于，所述第一类引脚与所述第二类引脚彼此相邻，且所述第二类引脚位于所述第一类引脚一侧旁。

9.一种导线架，其特征在于，包括：

一芯片座；以及

多个引脚，环绕所述芯片座，所述引脚包括至少一第一类引脚与至少一一第二类引脚，所述第一类引脚具有一内引脚部、一第一分支外引脚部以及一第二分支外引脚部，其中所述第一分支外引脚部的一端及所述第二分支外引脚部的一端与所述内引脚部相连接，而所述第一分支外引脚部的另一端与所述第二分支外引脚部的另一端彼此相连接，且所述第一分支外引脚部与所述第二分支外引脚部之间具有一第一间隔距离，所述第一分支外引脚部在所述第二分支外引脚部上的正投影重叠于所述第二分支外引脚部，以及所述第二类引脚具有一内引脚部与一外引脚部。

10.如权利要求9所述的导线架，其特征在于，所述第一类引脚更具有一第三分支外引脚部，所述第三分支外引脚部的一端与所述内引脚部相连接，而所述第三分支外引脚部的另一端与所述第一分支外引脚部的所述另一端及所述第二分支外引脚部的所述另一端相连接，所述第三分支外引脚部位于所述第一分支外引脚部与所述第二分支外引脚部之间，且所述第三分支外引脚部与所述第一分支外引脚部之间具有一第二间隔距离，所述第三分支外引脚部与所述第二分支外引脚部之间具有一第三间隔距离，所述第一分支外引脚部及所述第三分支外引脚部在所述第二分支外引脚部上的正投影重叠于所述第二分支外引脚部。