CN103578525B - 用于限流地给节点再充电的电路 - Google Patents

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Abstract

根据实施例，本发明提供了一种电路，具有输出节点、第一电位变化级和第二电位变化级，第一电位变化级设置用于对输入信号做出反应将输出节点与供电电位相连接，第二电位变化级设置用于：在输出节点的电位与供电电位之间的差低于预先确定的极限值时，将输出节点与供电电位相连接。

Description

用于限流地给节点再充电的电路
技术领域
实施例总体上涉及用于限流地给节点再充电的电路。
背景技术
在电子装置、例如智能卡中，例如在转入或转出节能模式的过程中，可能需要尽快给(电路)节点再充电，但同时不超出允许的最大充/放电电流。相应地，本发明的目的在于，提供一种可以尽快给节点放电或充电、或者换言之将一个电位再充电至另一个电位的电路，同时不超出最大允许电流。
从EP 1 187 331 A1中已知了例如延迟构件，其中通过限制电流消耗来延迟电子开关的转换时间。
发明内容
这一目的通过一种用于限流地对节点进行再充电的电路来实现。
根据实施例，提供了一种具有输出节点、第一电位变化级和第二电位变化级的电路，第一电位变化级设置用于对输入信号做出反应将输出节点与供电电位相连接，第二电位变化级设置用于：在输出节点的电位与供电电位之间的差低于预先确定的极限值时，将输出节点与供电电位相连接。
附图说明
附图描述的不是实际的尺寸比例，而是用于通过图示来说明各个实施例的原理。以下借助附图对各个实施例进行描述。
图1 示出根据一种实施方式的电路。
图2 示出根据一种实施方式的电路。
图3 示出根据一种实施方式的信号-、电位-、和电流变化曲线图。
图4 示出根据另一种实施方式的电路。
图5 示出另一种晶体管装置。
具体实施方式
根据一种实施方式，提供一种用于给例如具有高电容荷载的节点快速充电和/或放电的电路，该电路具有可调节的限流器以及(充电)状态显示物、即输出信号，该输出信号包含要充电的节点(该节点可以被看作电路输出节点)的充电状态。
这种电路例如可以用于运算器的数据路径的节电模式(待机)电路，以便满足高运算速度和低(静态)节能模式电流消耗的要求。
一般可以采用这种电路，以便在集成电路的节能模式和正常运行模式之间进行转换的过程中，快速地但利用可控的(例如有限的)充/放电电流给节点再充电，例如，以便将节能模式中与VSS断开的电路输出节点从VSS再充电至VDD。限制充/放电电流例如在智能卡中可能非常重要，在所述智能卡中，过高的电流可能导致错误(例如导致被读取器误解为有效信息传输的磁场调制)。
另一种可能的应用例如在于对用于产生PUFs(物理不可克隆功能，Physically Unclonable Functions)的存储器-电池磁场的电源电压进行受电路技术控制的充电和放电。
图1示出根据一种实施方式的电路100。
电路100具有输出节点101和第一电位变化级102，设第一电位变化级设计用于对输入信号做出反应将输出节点101与供电电位103(例如VDD或VSS)相连接。
电路100还具有第二电位变化级104，第二电位变化级设计用于：在输出节点101的供电电位103与供电电位103之间的差低于预先确定的极限值时，将输出节点101与供电电位103相连接。
换言之，根据一种实施方式，有多个电位变化级(例如上拉级或下拉级)，根据输出节点的状态来接通(换言之，激活)所述电位变化级，通过在这些电位变化级被激活时，这些电位变化级将输出节点与供电电位相连接，使输出节点的电位(进一步)改变，输出节点的电位应沿着供电电位的方向改变。
连接可以理解为导电连接或电耦合。
例如可以将电路布置在智能卡IC(IC：Integrated Circuit，即集成电路)中。相应地，例如可以提供具有上述电路的带智能卡IC的智能卡。
根据一种实施方式，供电电位是低供电电位(例如VSS)，并且这些电位变化级是下拉级。根据另一种实施方式，供电电位是高供电电位(例如VDD)，并且电位变化级是上拉级。也可以相应于第一电位变化级和第二电位变化级设置两个(或更多)下拉级，并相应于电路的第一电位变化级和第二电位变化级设置两个(或更多)上拉级，从而设置用于沿着低供电电位的方向(通过下拉级)改变输出节点电位的电位变化级以及用于沿着高供电电位的方向(通过上拉级)改变输出节点电位的电位变化级。
电路可以具有输入节点，其中，输入信号是施加在节点上的预先确定的电平。例如，输入信号在于，输入接点处具有高电平(例如逻辑1或H电平)或者输入接点处具有低电平(例如逻辑零或L电平)。
例如第一电位变化级设置用于：只要预先确定的电平施加在输入节点上，就将输出节点与供电电位相连接。
例如第二电位变化级设置用于：在输出节点的电位与供电电位之间的差低于预先确定的极限值时，并且预先确定的电平施加在输入节点上时，将输出节点与供电电位相连接。
电路例如具有另一个电位变化级，该另一个电位变化级设置用于：在不同于所述预先确定的电平的另一个预先确定的电平施加在输入节点上时，将输出节点与另一个供电电位相连接。如前所述，也可以设置多个这样的另一个电位变化级，所述另一个电位变化级设计为与第一电位变化级和第二电位变化级相类似，并且设置用于沿着所述另一个供电电位(例如，供电电位为VSS时的VDD或者供电电位为VDD时的VSS)的方向改变输出节点的电位。
根据一种实施方式，电路具有第三电位变化级，第三电位变化级设置用于：在输出节点电位与供电电位之间的差低于另一个预先确定的极限值时，将输出节点与供电电位相连接。直观地，可以设置一个或多个类似于第二电位变化级的其它电位变化级。
所述另一个极限值和所述极限值例如是不同的。例如可以在不同于第二电位变化级的另一个时间点，例如在输出节点的电位已经接近供电电位时，接通第三电位变化级。
极限值(和/或当存在第三电位变化级时的另一个极限值)例如处于供电电位和另一个供电电位之间。
根据一种实施方式，电路还具有状态信号输出端和状态信号发生电路，状态信号发生电路设置用于：产生并借助于状态信号输出端发出状态信号，该状态信号显示输出节点的电位与供电电位之间的差是否低于预先确定的极限值，或者显示输出节点的电位与供电电位之间的差是否低于另一个预先确定的极限值。直观地，该电路设置用于产生显示输出节点放电/充电进度的状态信号，并且例如可以实现估计输出节点在什么时候达到想要的目标电位。
根据一种实施方式，第二电位变化级具有检测电路，该检测电路探测输出节点的电位与供电电位之间的差是否低于预先确定的极限值。例如通过这样布置场效应晶体管，即在输出节点电位与供电电位之间的差低于预先确定的极限值时，使施加在场效应晶体管上的栅极电压(在数值上)大于其临界电压，由此可以借助于场效应晶体管探测输出节点电位与供电电位之间的差是否低于预先确定的极限值。
第二电位变化级例如具有带控制输入端的开关，其中，控制输入端与输出节点相连接，并且开关设置用于：取决于输出节点的电位与供电电位之间的差是否低于预先确定的极限值来接通电源。
开关例如是场效应晶体管，该场效应晶体管的栅极接口与输出节点相连接。
第二电位变化级(或如前所述的第三电位变化级)可以具有延迟电路，该延迟电路可以使输出节点通过第二电位变化级与供电电位的连接相对于输出节点通过第一电位变化级(或者，在将延迟电路设置在第三电位变化级中的情况下，也通过第二电位变化级)与供电电位的连接延迟。
直观地确保的是，通过等待特定的时间，在第一电位变化级将输出节点与供电电位相连接之后，在输出节点电位与供电电位之间的差低于预先确定的极限值时，第二电位变化级才将输出节点与供电电位相连接。例如可以由此来实现延迟电路，即，必须在第二电位变化级中的开关接通之前才给节点再充电。
以下借助图2对实施方式做更加详细的描述。
图2示出根据一种实施方式的电路200。
电路200具有用于输入信号C_I的输入节点201、输出节点202(表示为Z)和用于输出信号PD_O的状态信号输出节点203。
输入节点201与第一nMOS(金属氧化物半导体Metal OxideSemiconductor)晶体管204的栅极接口相连接，其源极接口与VSS相连接并且其漏极接口与输出节点202相连接。可以将第一nMOS晶体管204看作电路200的第一下拉级(一般为电位变化级)。
要注意的是，在电路200中采用nMOS晶体管和pMOS晶体管，但是可替换地还可以使用其它种类的n或p沟道-场效应晶体管，例如JFETs(结型场效应晶体管junction field effect transistors)、MESFETs(金属半导体场效应晶体管metal semiconductor field effect transistors)等。
输入节点201还与第一pMOS晶体管205的栅极接口相连接，其源极接口与VDD相连接并且其漏极接口与第二pMOS晶体管206的源极接口相连接。第二pMOS晶体管206的漏极接口与输出节点202相连接。
输入节点201还与第一反向器207的输入端相连接。
第一反向器的输出端与第三pMOS晶体管208的、第二nMOS晶体管209的和第三nMOS晶体管210的栅极相连接。第三pMOS晶体管208的源极接口与VDD相连接，并且第二nMOS晶体管209的和第三nMOS晶体管210的源极接口与VSS相连接。第三pMOS晶体管208的漏极接口与第四pMOS晶体管211的源极接口相连接，其漏极接口在其自身方面与第五pMOS晶体管212的源极接口相连接。第五pMOS晶体管212的漏极接口和第三nMOS晶体管210的漏极接口与第四nMOS晶体管213的栅极接口相连接。
第二nMOS晶体管209的漏极接口与第五pMOS晶体管212的源极接口相连接。第四pMOS晶体管211的和第五pMOS晶体管212的栅极接口与输出节点202相连接。
第四nMOS晶体管213的源极接口与VSS相连接，并且第四nMOS晶体管213的漏极接口与输出节点202相连接。
电路200的可以被看作电路200的第二下拉级的部分由第二nMOS晶体管209、第三nMOS晶体管210、第四nMOS晶体管213、第三pMOS晶体管208、第四pMOS晶体管211和第五pMOS晶体管212构成。
与第三nMOS晶体管210的和第五pMOS晶体管212的漏极接口以及第四nMOS晶体管213的栅极接口相连接的第一节点214可以被看作第二下拉级的输出节点。第一节点214与第二反向器215的输入端相连接。
第二反向器215的输出端与第六pMOS晶体管216的、第五nMOS晶体管217的和第六nMOS晶体管218的栅极接口相连接。第六pMOS晶体管216的源极接口与VDD相连接，并且第五nMOS晶体管217的和第六nMOS晶体管218的源极接口与VSS相连接。第六pMOS晶体管216的漏极接口与第七pMOS晶体管219的源极接口相连接，其漏极接口在其自身方面与第八pMOS晶体管220的源极接口相连接。第八pMOS晶体管220的漏极接口和第六nMOS晶体管218的漏极接口与第七nMOS晶体管221的栅极接口相连接。
第五nMOS晶体管217的漏极接口与第八pMOS晶体管220的源极接口相连接。第五nMOS晶体管217的漏极接口还与第九pMOS晶体管222的源极接口相连接，其漏极接口与VSS相连接，并且其栅极接口与第六nMOS晶体管218的漏极接口相连接。第七pMOS晶体管219的和第八pMOS晶体管220的栅极接口与输出节点202相连接。
第七nMOS晶体管221的源极接口与VSS相连接，并且第七nMOS晶体管221的漏极接口与输出节点202相连接。
电路200的可以被看作电路200的第三下拉级的部分由第五nMOS晶体管217、第六nMOS晶体管218、第七nMOS晶体管221、第六pMOS晶体管216、第七pMOS晶体管219、第八pMOS晶体管220和第九pMOS晶体管222构成。与第六nMOS晶体管218的和第八pMOS晶体管220的漏极接口以及第七nMOS晶体管221的和第九pMOS晶体管222的栅极接口相连接的第二节点223可以被看作第二下拉级的输出节点。第二节点223与第三反向器224的输入端相连接。
第三反向器224的输出端与第四反向器225的输入端相连接，其输出端与状态信号输出节点203相连接。
如果第一nMOS晶体管204、第四nMOS晶体管213和第七nMOS晶体管221接通，下拉级就可以被看作是激活的。
以下借助图3对电路200的功能进行说明。
图3示出根据一种实施方式的信号-、电位-、和电流变化曲线图300。
在图300中，时间的走向为从左向右。从上到下示出了输入信号C_I、输出信号PD_O、输出节点Z 202的电位和输出节点的总充电或放电电流大小的变化曲线，其中，在每个信号-、电位-、或电流变化曲线中，相应的数值从下向上增大。
以下设定，逻辑值0表示低供电电位VSS，并且逻辑值1表示高供电电位VDD。
对于时间上恒定的输入信号C_I＝0，输出节点202Z通过导通的第一pMOS晶体管205和导通的第二pMOS晶体管206的串联电路与VDD相连接。然后，第二节点223同样具有数值0，这得出如下结果：由第二nMOS晶体管209、第三nMOS晶体管210、第三pMOS晶体管208、第四pMOS晶体管211和第五pMOS晶体管212构成的部件组以及由第五nMOS晶体管217、第六nMOS晶体管218、第六pMOS晶体管216、第七pMOS晶体管219、第八pMOS晶体管220和第九pMOS晶体管222构成的部件组分别构成(通过输出节点202和第一反向连接节点226或第二反向连接节点227)反向连接的反向器，从而通过四个连续的反向级从C_I中得出第二节点223的数值，并且第二pMOS晶体管206相应地导通。
反之，适用于时间上恒定的C_I＝1的是，输出节点202通过然后导通的第一nMOS晶体管204、第四nMOS晶体管213和第七nMOS晶体管221与VSS连接。
在图3示出的例子中，在第一时间点301从C_I＝1转变为C_I＝0，其结果是从Z＝0到Z＝1的转变，该转变在第二时间点302结束。另外，要注意的是，第二节点223只有在断开利用其栅极接口与C_I连接的第一nMOS晶体管204、利用其栅极接口与第一节点214连接的第四nMOS晶体管213和利用其栅极接口与第二节点223连接的第七nMOS晶体管221后，换言之，当三个下拉级都未被激活时，才能够接受数值0(从而才导通接通第二pMOS晶体管206)。于是，可以避免从VDD到VSS的短路电流。然后通过第一pMOS晶体管205和第二pMOS晶体管206给输出节点202充电，通过其大小来调节充电电流或充电时间(在图3中以ΔtPU表示)。
在C_I的上升沿，如这个例子中在第三时间点303所示，随后进行从Z＝1到Z＝0的转变，该转变分三个在时间上彼此相连的级进行。
在第三时间点303与第四时间点304之间的第一级中，由于C_I＝1，因此第一nMOS晶体管204导通，但第四nMOS晶体管213和第七nMOS晶体管221不导通，因为第一节点214和第二节点223还具有数值0，因为输出节点尚未在VDD之下至少放电pMOS晶体管临界电压的绝对值|Vth(pMOS)|，因此在其栅极接口处与输出节点202相连接的pMOS反向连接(仍)不导通，其由第五pMOS晶体管212和第四pMOS晶体管211或第八pMOS晶体管220和第七pMOS晶体管219构成。
在第四时间点304和第五时间点305之间的第二级中，由于C_I＝1且第一节点214数值为1，因此第一nMOS晶体管204和第四nMOS晶体管213导通，但第七nMOS晶体管217不导通，因为第三节点223还具有数值0，因为输出节点虽然已经放电至低于VDD-|Vth(pMOS)|的水平，但是通过第二节点223、第九pMOS晶体管222和第二反向连接节点227的另一个反向连接尚未消除，所以，通过第六pMOS晶体管216和第七pMOS晶体管219流向第二反向连接节点227的电流尽可能通过第九pMOS晶体管222导向VSS，而不用于或者只是部分用于给第二节点223充电。直观地，第九pMOS晶体管222延迟接通第三下拉级，因而可以被看作延迟电路的实现形式。
在第五时间点305和第六时间点306之间的第三级中，由于C_I＝1、第一节点214数值为1且第二节点223数值为1，因此第一nMOS晶体管204、第四nMOS晶体管213和第七nMOS晶体管221导通，这时(并且只有在这时才)将输出信号PD_O也设为数值1，借此显示出已经达到了第三级。后者意味着，输出节点202，根据反向连接的大小，特别是第九pMOS晶体管222的大小，仅仅还具有VDD数值的一小部分(例如大约20％)。
输出信号PD_O例如可以用于控制(外部)计数器，借助于该计数器能够可靠并且准确地确定C_I的上升沿与Z确实已经达到VSS的水平的时间点之间的时间间隔(在图3中以ΔtPD表示)。
在能够通过第一nMOS晶体管204、第四nMOS晶体管213和第七nMOS晶体管221的大小对(最大)放电电流进行调节的过程中，分三个级的做法可以，至少在大部分放电时间内，使非常接近恒定的电流流动，这再次意味着在给定的边界条件(充电电流限制)下较短的放电时间，其中，不超出最大充/放电电流Imax307。
图4示出另一个实施例，在这个实施例中不仅将输出节点的放电设计为三个级(如同电路200中)，还将输出节点的充电也设计为三个级，并且因此而发出用于显示充电过程状态的另一个输出信号PU_O。
图4示出根据另一种实施方式的电路400。
电路400如同电路200具有输入端401、输出节点402、相应于状态信号输出节点203的第一状态信号输出节点403和第二状态信号输出节点404。相应于第一反向器207，电路200具有第一反向器411。
电路400具有相应于第一pMOS晶体管205和第二MOS晶体管206的第一pMOS晶体管405和第二pMOS晶体管406。与此相类似，电路具有第一nMOS晶体管407和第二nMOS晶体管408，这些晶体管直观地相对于第一pMOS晶体管405和第二pMOS晶体管406镜像布置，并且相应于第一nMOS晶体管204构成第一下拉级。类似地，第一pMOS晶体管405和第二pMOS晶体管406构成第一上拉级。
电路400还具有相应于电路200第二下拉级的第二下拉级409和相应于电路200第三下拉级的第三下拉级410，这些下拉级借助于第二反向器412(相应于第二反向器215)彼此相连接。类似于电路200的第三下拉级的第三下拉级410借助于相应于第三反向器224和第四反向器225的第三反向器413和第四反向器414与第一状态信号输出节点403相连接。
与第二下拉级409、第二反向器412、第三下拉级410、第三反向器413和第四反向器414相类似，电路400具有第二上拉级415、第五反向器416、第三上拉级417、第六反向器418和第七反向器419，它们直观地相对于第二下拉级409、第二反向器412、第三下拉级410、第三反向器413和第四反向器414镜像地布置和连接，其中，pMOS晶体管代替nMOS晶体管并反之亦然，并且VDD代替VSS并反之亦然。第六反向器419的输出端相应地与第二状态信号输出节点404相连接。
电路400的功能与电路200的功能相类似，其中，在电路400中，给输出节点402充电也分三个级完成。
下拉晶体管，如第一nMOS晶体管204、第四nMOS晶体管213和第七nMOS晶体管221(并且相应地，上拉晶体管)可以被晶体管装置所代替，所述晶体管装置可以实现从多个充电(或放电)电流中进行选择，从而使充(放)电电流在相应级中不仅仅可以通过下拉/上拉晶体管的大小还可以通过对晶体管装置进行相应的控制得到调节。这如图5所示。
图5示出另一种晶体管装置500。
在这个实例中，晶体管装置500用于为节点501放电。类似地，可以将晶体管装置用于给节点充电。
晶体管装置500具有第一nMOS晶体管502，其源极接口与VSS相连接。为每个nMOS晶体管502设置了第二nMOS晶体管503，其源极接口与nMOS晶体管的漏极接口相连接。第二nMOS晶体管502的漏极接口与节点501相连接。
第一nMOS晶体管502的栅极接口与输入节点504相连接，通过所述的输入节点可以输送激活信号，即激活晶体管装置用于为节点501放电。例如，如果使用晶体管装置500代替第一nMOS晶体管204，则输入信号是C_I信号。
每个第一nMOS晶体管502与为其设置的第二nMOS晶体管503构成支路，该支路可以借助于在控制输入节点505处的相应的电平接通或断开，所述控制输入节点与第二nMOS晶体管503的栅极接口相连接。通过这种方式可以选择一定数量的支路，所述支路在激活时通过激活信号为节点501放电，从而调节想要的放电电流。
例如，可以在四个相同的支路中从四个放电电流中进行选择。
为了选择激活的支路，例如可以设置译码器电路。

Claims (21)

1.一种用于限流地给节点再充电的电路，具有：
输出节点；
第一电位变化级，所述第一电位变化级设置用于对输入信号做出反应将所述输出节点与供电电位相连接，从而使取决于所述输出节点的电位的第一电流在所述输出节点和所述供电电位之间流过所述第一电位变化级；
第二电位变化级，所述第二电位变化级设置用于：在所述输出节点的所述电位与所述供电电位之间的差通过所述第一电流降至预先确定的极限值以下之后，将所述输出节点与所述供电电位相连接，从而使取决于所述输出节点的所述电位的第二电流在所述输出节点和所述供电电位之间流过所述第二电位变化级；并且
其中，这样确定所述第一电位变化级(102)和第二电位变化级的大小，使得所述第一电流与所述第二电流的总和不超出最大充电和/或放电电流，所述电路还具有状态信号输出端和状态信号发生电路，所述状态信号发生电路设置用于产生状态信号，并且借助于所述状态信号输出端发出所述状态信号，所述状态信号显示所述输出节点的所述电位与所述供电电位之间的差是否低于预先确定的极限值，或者显示所述输出节点的所述电位与所述供电电位之间的差是否低于预先确定的另一个极限值。
2.根据权利要求1所述的电路，其中，所述供电电位是低供电电位，并且所述第一电位变化级和所述第二电位变化级是下拉级，或者其中所述供电电位是高供电电位，并且所述第一电位变化级和所述第二电位变化级是上拉级。
3.根据权利要求1所述的电路，所述电路具有输入节点，其中，所述输入信号是施加在所述输入节点上的预先确定的电平。
4.根据权利要求3所述的电路，其中，所述第一电位变化级设置用于：只要所述预先确定的电平施加在所述输入节点上，就将所述输出节点与所述供电电位相连接。
5.根据权利要求3或4所述的电路，其中，所述第二电位变化级设置用于：在所述输出节点的所述电位与所述供电电位之间的所述差低于预先确定的极限值时，并且在所述预先确定的电平施加在所述输入节点上时，将所述输出节点与所述供电电位相连接。
6.根据权利要求3或4所述的电路，所述电路具有另一个电位变化级，所述另一个电位变化级设置用于：在不同于所述预先确定的电平的另一个预先确定的电平施加在所述输入节点上时，将所述输出节点与另一个供电电位相连接。
7.根据权利要求5所述的电路，所述电路具有另一个电位变化级，所述另一个电位变化级设置用于：在不同于所述预先确定的电平的另一个预先确定的电平施加在所述输入节点上时，将所述输出节点与另一个供电电位相连接。
8.根据权利要求1至4中任一项所述的电路，所述电路具有第三电位变化级，所述第三电位变化级设置用于：在所述输出节点的所述电位与所述供电电位之间的所述差低于预先确定的另一个极限值时，将所述输出节点与所述供电电位相连接。
9.根据权利要求7所述的电路，所述电路具有第三电位变化级，所述第三电位变化级设置用于：在所述输出节点的所述电位与所述供电电位之间的所述差低于预先确定的另一个极限值时，将所述输出节点与所述供电电位相连接。
10.根据权利要求8所述的电路，其中所述另一个极限值与所述极限值不同。
11.根据权利要求9所述的电路，其中所述另一个极限值与所述极限值不同。
12.根据权利要求1至4中任一项所述的电路，其中所述极限值在所述供电电位与另一个供电电位之间。
13.根据权利要求11所述的电路，其中所述极限值在所述供电电位(103)与另一个供电电位之间。
14.根据权利要求1至4中任一项所述的电路，其中所述第二电位变化级具有检测电路，所述检测电路探测所述输出节点的所述电位与所述供电电位之间的差是否低于预先确定的所述极限值。
15.根据权利要求13所述的电路，其中所述第二电位变化级具有检测电路，所述检测电路探测所述输出节点的所述电位与所述供电电位之间的差是否低于预先确定的所述极限值。
16.根据权利要求1至4中任一项所述的电路，其中所述第二电位变化级具有带控制输入端的开关，其中，所述控制输入端与所述输出节点相连接，并且所述开关设置用于：取决于所述输出节点的所述电位与所述供电电位之间的差是否低于预先确定的所述极限值来接通。
17.根据权利要求15所述的电路，其中所述第二电位变化级具有带控制输入端的开关，其中，所述控制输入端与所述输出节点相连接，并且所述开关设置用于：取决于所述输出节点的所述电位与所述供电电位之间的差是否低于预先确定的所述极限值来接通。
18.根据权利要求16所述的电路，其中所述开关是场效应晶体管，所述场效应晶体管的栅极接口与所述输出节点相连接。
19.根据权利要求17所述的电路，其中所述开关是场效应晶体管，所述场效应晶体管的栅极接口与所述输出节点相连接。
20.根据权利要求1至4中任一项所述的电路，其中所述第二电位变化级具有延迟电路，所述延迟电路使所述输出节点通过所述第二电位变化级与所述供电电位的所述连接相对于所述输出节点通过所述第一电位变化级与所述供电电位的所述连接延迟。
21.根据权利要求19所述的电路，其中所述第二电位变化级具有延迟电路，所述延迟电路使所述输出节点通过所述第二电位变化级与所述供电电位的所述连接相对于所述输出节点通过所述第一电位变化级与所述供电电位的所述连接延迟。
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