CN103577162A - 面向并行处理的容错方法及系统 - Google Patents

Abstract

本发明提出一种面向并行处理的容错方法及系统，其中方法包括以下步骤：设置滤波器线性运算的K条基本支路与L条冗余支路；接收处理数据，并将处理数据分成多个组；通过编码器对每组的K个数据进行编码，以生成K+L个编码数据；将K+L个编码数据的前K个编码数据和其余的L个编码数据分别通过K条基本支路和L条冗余支路进行运算，以获得K个基本数据和L个冗余数据；以及通过解码器对K个基本数据和L个冗余数据进行解码，并根据解码结果纠正错误支路，以生成K个容错数据。根据本发明实施例的方法，通过设置同一线性运算的多个基本支路和冗余支路，并通过冗余支路来保护基本支路的功能，从而减少了资源的消耗和开销，同时其操作简单容易使用。

Description

面向并行处理的容错方法及系统

技术领域

本发明涉及网络技术领域，特别涉及一种面向并行处理的容错方法及系统。

背景技术

辐射会对数字信号处理器的运行造成影响，进而导致输出数据出现错误。例如，一些卫星上装载的数字信号处理设备，常会受到太空辐射的影响而导致信号处理出现错误。为了解决该问题出现了容错信号处理技术。

三模冗余（Triple Modular Redundancy，TMR）技术在辐射环境下的容错信号处理中得到广泛应用。针对滤波器的容错设计来说，TMR使用三个相同的滤波模块对输入数据进行相同的滤波操作，并在输出端通过多数选择器决定最终的输出结果，完全消除了单支路故障对信号处理输出的影响。但是在三模冗余技术中，所有的运算、存储及功率资源消耗都增加到原来的三倍，这使得三模冗余技术在很多资源受限的应用中无法使用，例如，星载计算平台上的容错信号处理等。

发明内容

本发明的目的旨在至少解决上述的技术缺陷之一。

为此，本发明的一个目的在于提出一种面向并行处理的容错方法。所述容错方法具有功耗、开销和资源消耗少的优点。

本发明的另一目的在于提出一种面向并行处理的容错系统。

为达到上述目的，本发明一方面的实施例提出一种面向并行处理的容错方法，包括以下步骤：设置滤波器线性运算的K条基本支路与L条冗余支路，其中，K和L均为正整数；接收处理数据，并将所述处理数据分成多个组，其中，所述多个组的每组均由K个数据组成；通过所述编码器对所述每组的K个数据进行编码，以生成K+L个编码数据；将所述K+L个编码数据的前K个编码数据和其余的L个编码数据分别通过所述K条基本支路和L条冗余支路进行运算，以获得K个基本数据和L个冗余数据；以及通过解码器对所述K个基本数据和所述L个冗余数据进行解码，并根据解码结果纠正错误支路，以生成K个容错数据。

根据本发明实施例的方法，通过设置同一线性运算的多个基本支路和冗余支路，并通过冗余支路来保护基本支路的功能，从而减少了资源的消耗和开销，同时其操作简单容易使用。

在本发明的一个实施例中，所述根据解码结果纠正所述K条基本支路与所述L条冗余支路中的错误支路，以生成K个容错数据，进一步包括：根据解码结果判断错误支路；以及纠正所述错误支路，并根据纠正后的支路以生成K个容错数据。

在本发明的一个实施例中，所述错误支路为所述K条基本支路中的一路或多路支路。

在本发明的一个实施例中，所述K个基本数据和所述L个冗余数据通过如下公式获得，所述公式为，

其中，n为正整数，x_i为基本数据或冗余数据，h[l]为滤波器的冲激响应，l为正整数，i=1,2,…,K+L。

为达到上述目的，本发明的实施例另一方面提出一种面向并行处理的容错系统，包括：设置模块，用于设置滤波器线性运算的K条基本支路与L条冗余支路，其中，K和L均为正整数；接收模块，用于接收处理数据，并将所述处理数据分成多个组，其中，所述多个组的每组均由K个数据组成；编码模块，用于通过所述编码器对所述每组的K个数据进行编码，以生成K+L个编码数据；运算模块，用于将所述K+L个编码数据的前K个编码数据和其余的L个编码数据分别通过所述K条基本支路和L条冗余支路进行运算，以获得K个基本数据和L个冗余数据；以及纠正模块，用于通过解码器对所述K个基本数据和所述L个冗余数据进行解码，并根据解码结果纠正错误支路，以生成K个容错数据。

根据本发明实施例的系统，通过设置同一线性运算的多个基本支路和冗余支路，并通过冗余支路来保护基本支路的功能，从而减少了资源的消耗和开销，同时其操作简单容易使用。

在本发明的一个实施例中，所述纠正模块，进一步包括：解码单元，用于通过解码器对所述K个基本数据和所述L个冗余数据进行解码；判断单元，用于根据解码结果判断错误支路；以及容错单元，用于纠正所述错误支路，并根据纠正后的支路以生成K个容错数据。

在本发明的一个实施例中，所述错误支路为所述K条基本支路中的一路或多路支路。

在本发明的一个实施例中，所述K个基本数据和所述L个冗余数据通过如下公式获得，所述公式为，

其中，n为正整数，x_i为基本数据或冗余数据，h[l]为滤波器的冲激响应，l为正整数，i=1,2,…,K+L。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为根据本发明一个实施例的面向并行处理的容错方法的流程图；

图2为根据本发明一个实施例的以线性分组码（7,4）汉明码和FIR滤波器进行数据容错的示意图；以及

图3为根据本发明一个实施例的面向并行处理的容错系统的结构框图。

具体实施方式

下面详细描述本发明的实施例，实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

图1为根据本发明一个实施例的面向并行处理的容错方法的流程图如图1所示，根据本发明实施例的面向并行处理的容错方法包括以下步骤：

步骤101，设置滤波器线性运算的K条基本支路与L条冗余支路，其中，K和L均为正整数。

步骤102，接收处理数据，并将处理数据分成多个组，其中，多个组的每组均由K个数据组成。

步骤103，通过编码器对每组的K个数据进行编码，以生成K+L个编码数据。

步骤104，将K+L个编码数据的前K个编码数据和其余的L个编码数据分别通过K条基本支路和L条冗余支路进行运算，以获得K个基本数据和L个冗余数据。

在本发明的一个实施例中，K个基本数据和L个冗余数据通过如下公式获得，公式为，

其中，n为正整数，x_i为基本数据或冗余数据，h[l]为滤波器的冲激响应，l为正整数，i=1,2,…,K+L。

步骤105，通过解码器对K个基本数据和L个冗余数据进行解码，并根据解码结果纠正错误支路，以生成K个容错数据。

具体地，解码器对K个基本数据和L个冗余数据进行解码。再根据解码结果判断错误支路。最后，纠正错误支路，并根据纠正后的支路以生成K个容错数据。其中，错误支路为K条基本支路中的一路或多路支路。

图2为根据本发明一个实施例的以线性分组码（7,4）汉明码和FIR滤波器进行数据容错的示意图。如图2所示，其容错方法包括以下步骤：

步骤201，设置FIR滤波器线性运算的4条基本支路和3条冗余支路。

步骤202，接收处理数据，并将处理数据分成多个组，且每组由4个数据组成。

步骤203，将每组的4个输入数据通过（7,4）汉明码编码器对每个组的4个数据进行编码以生成4+3个编码数据，即7个编码数据。

具体而言，若4个输入数据为x₁,x₂,x₃,x₄，根据公式 $\left\{\begin{array}{c}{x}_5=x_1+x_2+x_3\\ x_6=x_1+x_2+x_4\\ x_7=x_1+x_3+x_4\end{array}\right.$ ，计算出x₅,x₆,x₇，得到编码数据x₁,x₂,x₃,x₄和x₅,x₆,x₇。

步骤204，将4个编码数据x₁,x₂,x₃,x₄和3个编码数据x₅,x₆,x₇分别通过4条基本支路和3条冗余支路进行运算以得到4个基本数据和3个冗余数据。

具体而言，针对每个x_i（i=1,2,…,7），利用公式

进行运算以得到4个基本数据（即y₁,y₂,y₃,y₄）和3个冗余数据（即y₅,y₆,y₇），其中，n为正整数，x_i为基本数据或冗余数据，h[l]为滤波器的冲激响应，l为正整数，i=1,2,…,7。

步骤205，通过（7,4）汉明码解码器对4个基本数据与3个冗余数据进行解码，并根据解码结果纠正错误支路，产生最后的4个容错数据。

具体而言，根据基本数据y₁,y₂,y₃,y₄和冗余数据y₅,y₆,y₇，计算校正子s₁,s₂,s₃，校正子的计算公式为s=yH^T，其中，s=(s₁,s₂,s₃)，y=(y₁,y₂,…y₇)， $H=\left[\begin{array}{ccccccc}1& 1& 1& 0& -1& 0& 0\\ 1& 1& 0& 1& 0& -1& 0\\ 1& 0& 1& 1& 0& 0& -1\end{array}\right].$ 然后根据校正子s_i1,s₂,s₃值判断4个基本支路中的错误支路并纠正对应的数据，以获得4个容错数据。其中，通过对照表1判断错误支路，并进行纠正。

s1s2s3	错误支路
		000	没有错误
###	第1条
		##0	第2条
#0#	第3条
		0##	第4条
#00	第5条
		0#0	第6条
00#	第7条

表1

根据本发明实施例的方法，通过设置同一线性运算的多个基本支路和冗余支路，并通过冗余支路来保护基本支路的功能，从而减少了资源的消耗和开销，同时其操作简单容易使用。

图3为根据本发明一个实施例的面向并行处理的容错系统的结构框图。如图3所示，根据本发明实施例的面向并行处理的容错系统包括设置模块100、接收模块200、编码模块300、运算模块400和纠正模块500。

其中，设置模块100用于设置滤波器线性运算的K条基本支路与L条冗余支路，其中，K和L均为正整数。

接收模块200用于接收处理数据，并将处理数据分成多个组，其中，多个组的每组均由K个数据组成。

编码模块300用于通过编码器对每组的K个数据进行编码，以生成K+L个编码数据。

运算模块400用于将K+L个编码数据的前K个编码数据和其余的L个编码数据分别通过K条基本支路和L条冗余支路进行运算，以获得K个基本数据和L个冗余数据。

在本发明的一个实施例中，K个基本数据和L个冗余数据通过如下公式获得，公式为，其中，n为正整数，x_i为基本数据或冗余数据，h[l]为滤波器的冲激响应，l为正整数，i=1,2,…,K+L。

纠正模块500用于通过解码器对K个基本数据和L个冗余数据进行解码，并根据解码结果纠正错误支路，以生成K个容错数据。其中，错误支路为K条基本支路中的一路或多路支路。

在本发明的一个实施例中，纠正模块500，进一步包括解码单元510、判断单元520和容错单元530。

解码单元510用于通过解码器对K个基本数据和L个冗余数据进行解码。

判断单元520用于根据解码结果判断错误支路。

容错单元530用于纠正错误支路，并根据纠正后的支路以生成K个容错数据。

在本发明的一个实施例中，以线性分组码（7,4）汉明码和FIR滤波器对本发明容错系统做具体说明。

其中，设置模块100设置FIR滤波器线性运算的4条基本支路和3条冗余支路，并通过接收模块200将接收的处理数据分为多个组且每组由4个数据组成。

编码模块300对每组的4个数据进行编码以生成7个编码数据。具体地，编码模块300根据公式 $\left\{\begin{array}{c}{x}_5=x_1+x_2+x_3\\ x_6=x_1+x_2+x_4\\ x_7=x_1+x_3+x_4\end{array}\right.,$ 以4个输入数据x₁,x₂,x₃,x₄，计算出x₅,x₆,x₇，从而得到7个编码数据x₁,x₂,x₃,x₄和x₅,x₆,x₇。

运算模块400根据7个编码数据（即x₁,x₂,x₃,x₄和x₅,x₆,x₇），并利用公式

进行运算，以得到4个基本数据（即y₁,y₂,y₃,y₄）和3个冗余数据（即y₅,y₆,y₇），其中，n为正整数，x_i为基本数据或冗余数据，h[l]为滤波器的冲激响应，l为正整数，i=1,2,…,7。

纠正模块500根据基本数据y₁,y₂,y₃,y₄和冗余数据y₅,y₆,y₇，计算校正子s₁,s₂,s₃，

校正子的计算公式为s=yH^T，其中，s=(s₁,s₂,s₃)，y=(y₁,y₂,…y₇)， $H=\left[\begin{array}{ccccccc}1& 1& 1& 0& -1& 0& 0\\ 1& 1& 0& 1& 0& -1& 0\\ 1& 0& 1& 1& 0& 0& -1\end{array}\right].$ 再根据校正子s_i1,s₂,s₃值判断4个基本支路中的错误支路并纠正对应的数据，以获得4个容错数据。其中，通过对照表1判断错误支路，并进行纠正。

为了验证本发明的效果进行了如下试验。将一组平行有限脉冲响应(FIR)滤波器的系数为16，输入数据和系数量化为8比特，且滤波器输出量化为18比特。设置一个阈值,当错误小于该阈值时，则认为是正确的，以一种特殊的线性分组码（7,4）汉明码为例在HDL上实现，并在Xilinx-Virtex-4-XC4VLX80设备下运行。首先进行第一方面的评估，将本发明与TMR以及无保护滤波器实现方案进行对比，对比表格如表2所示。表2中“节省资源”表示本实施例方案与TMR方案相比较节省资源的百分比。从表2中可以看出本发明的方案比TMR方案在slice数目上节省了28.9%，在Flips-flop数目上节省了26.2%，在LUT数目上节省了30.3%，由此可见本发明可以有效的减少系统的开销与资源的消耗。

再对评估纠错的有效性进行比较。为此把错误随机的输入滤波器中，共模拟运行了1000次错误输入，在所有的情况下,单一的错误都得到了检测和纠正，由此可知本发明具有良好的纠正性能。

	无保护滤波器	TMR方案	本发明	节省资源（%）
					Slices	2944	9020	6409	28.9
Flip-flops	1224	3984	2941	26.2
					LUTs	5692	17256	12032	30.3

表2

根据本发明实施例的系统，通过设置同一线性运算的多个基本支路和冗余支路，并通过冗余支路来保护基本支路的功能，从而减少了资源的消耗和开销，同时其操作简单容易使用。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (8)

1.一种面向并行处理的容错方法，其特征在于，包括以下步骤：

设置滤波器线性运算的K条基本支路与L条冗余支路，其中，K和L均为正整数；

接收处理数据，并将所述处理数据分成多个组，其中，所述多个组的每组均由K个数据组成；

通过所述编码器对所述每组的K个数据进行编码，以生成K+L个编码数据；

将所述K+L个编码数据的前K个编码数据和其余的L个编码数据分别通过所述K条基本支路和L条冗余支路进行运算，以获得K个基本数据和L个冗余数据；以及

通过解码器对所述K个基本数据和所述L个冗余数据进行解码，并根据解码结果纠正错误支路，以生成K个容错数据。

2.如权利要求1所述的面向并行处理的容错方法，其特征在于，所述根据解码结果纠正所述K条基本支路与所述L条冗余支路中的错误支路，以生成K个容错数据，进一步包括：

根据解码结果判断错误支路；以及

纠正所述错误支路，并根据纠正后的支路以生成K个容错数据。

3.如权利要求1所述的面向并行处理的容错方法，其特征在于，所述错误支路为所述K条基本支路中的一路或多路支路。

4.如权利要求1所述的面向并行处理的容错方法，其特征在于，所述K个基本数据和所述L个冗余数据通过如下公式获得，所述公式为，

$y_i\left[n\right]=\underset{i=0}{\overset{\∞}{\mathrm{\Σ}}}{x}_i[n-l]\×h\left[l\right],$

其中，n为正整数，x_i为基本数据或冗余数据，h[l]为滤波器的冲激响应，l为正整数，i=1,2,…,K+L。

5.一种面向并行处理的容错系统，其特征在于，包括：

设置模块，用于设置滤波器线性运算的K条基本支路与L条冗余支路，其中，K和L均为正整数；

接收模块，用于接收处理数据，并将所述处理数据分成多个组，其中，所述多个组的每组均由K个数据组成；

编码模块，用于通过所述编码器对所述每组的K个数据进行编码，以生成K+L个编码数据；

运算模块，用于将所述K+L个编码数据的前K个编码数据和其余的L个编码数据分别通过所述K条基本支路和L条冗余支路进行运算，以获得K个基本数据和L个冗余数据；以及

纠正模块，用于通过解码器对所述K个基本数据和所述L个冗余数据进行解码，并根据解码结果纠正错误支路，以生成K个容错数据。

6.如权利要求5所述的面向并行处理的容错系统，其特征在于，所述纠正模块，进一步包括：

解码单元，用于通过解码器对所述K个基本数据和所述L个冗余数据进行解码；

判断单元，用于根据解码结果判断错误支路；以及

容错单元，用于纠正所述错误支路，并根据纠正后的支路以生成K个容错数据。

7.如权利要求5所述的面向并行处理的容错系统，其特征在于，所述错误支路为所述K条基本支路中的一路或多路支路。

8.如权利要求5所述的面向并行处理的容错系统，其特征在于，所述K个基本数据和所述L个冗余数据通过如下公式获得，所述公式为，

$y_i\left[n\right]=\underset{i=0}{\overset{\∞}{\mathrm{\Σ}}}{x}_i[n-l]\×h\left[l\right],$

其中，n为正整数，x_i为基本数据或冗余数据，h[l]为滤波器的冲激响应，l为正整数，i=1,2,…,K+L。