CN110768679B - 64进制ldpc的码字校验方法及系统 - Google Patents

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Abstract

本申请公开了一种64进制LDPC的码字校验方法，所述方法包括：分别存储校验矩阵非零元素的位置与值；根据校验矩阵非零元素的位置获取非零元素对应的码字判决值；根据码字判决值与非零元素的值计算得到校验结果；判断校验结果是否均为0；若校验结果均为0，则代表校验成功；若校验结果不均为0，则代表校验失败。本申请提供的64进制LDPC的码字校验方法将64进制校验矩阵的非零元素的位置和值分开独立存储，用非零元素的计算来代表所有元素的计算，且每次校验只针对校验矩阵的一行来进行校验，大大减少了运算量、降低了运算复杂度、耗费了较少逻辑资源，实现了64进制LDPC的码字校验。

Description

64进制LDPC的码字校验方法及系统
技术领域
本申请涉及电子电路及半导体技术领域，尤其涉及一种64进制LDPC的码字校验方法及系统。
背景技术
信道编码技术是移动通信系统不可或缺的一项关键技术，而信道编码技术中的LDPC(Low Density Parity Check，低密度奇偶校验)码则被普遍认为是一种性能优越的信道编码方法，它以逼近香农极限的性能引起了广泛的关注，并且在第四代移动通信系统的研究中得到了应用。
LDPC码是一种比较特殊的线性分组码，特殊性就在于它的奇偶校验矩阵中1的数目远远小于0的数目，称为稀疏型，也称为低密度,采用迭代的译码算法使得LDPC码可以接近香农极限的性能。在LDPC的迭代译码过程中，如果在每次迭代后可对译码结果进行校验，校验成功则可提前结束迭代过程。一般采用公式cHT＝0来确定判决结果是否为一个合法码字，其中，c为判决后的码字，H为校验矩阵，HT为校验矩阵的转置。
多进制LDPC相比于二进制LDPC具有诸多优势，如纠错能力更优，抗突发错误能力强和传输效率高等。但是，在硬件电路实现过程中，现有的校验方法基本上都是针对二进制LDPC的，并未有针对64进制LDPC的码字校验方法。利用二进制LDPC的码字校验方法进行64进制LDPC码字校验时，码字校验运算量大，因而现有的校验方法并不适合64进制LDPC的码字校验。
发明内容
本申请提供了一种64进制LDPC的码字校验方法及系统，以解决目前64进制LDPC码字校验计算量大的问题。
为了解决上述技术问题，本申请实施例公开了如下技术方案：
第一方面，本申请实施例公开了一种64进制LDPC的码字校验方法，所述方法包括：
分别存储校验矩阵非零元素的位置与值；
根据所述校验矩阵非零元素的位置获取所述非零元素对应的码字判决值；
根据所述码字判决值与所述非零元素的值计算得到每行的校验结果；
判断所述校验结果是否均为0；
若所述校验结果均为0，则代表校验成功；
若所述校验结果不均为0，则代表校验失败。
可选的，分别存储校验矩阵非零元素的位置与值，包括：
分别获取所述校验矩阵M*N的非零元素的位置与值，其中，M为校验矩阵的行数，N为校验矩阵的列数；
将M行非零元素的位置依次存储至第一存储模块M*n；
将M行非零元素的值依次存储至第二存储模块M*n，其中，n为所述校验矩阵每行非零元素的数量。
可选的，根据所述校验矩阵非零元素的位置获取所述非零元素对应的码字判决值，包括：
分别读取所述第一存储模块与第二存储模块第i行的值，其中，1≤i≤M；
获取所述第一存储模块第i行的值对应的对数似然比；
根据所述对数似然比得到码字判决值。
可选的，获取所述第一存储模块第i行的值对应的对数似然比，包括：
将LDPC码对应的对数似然比存储至第三存储模块；
将所述第一存储模块第i行的值作为读取第三存储模块的地址，得到对应的对数似然比。
可选的，根据所述码字判决值与所述非零元素的值计算得到每行的校验结果，包括：
将所述第二存储模块第i行的值与所述码字判决值分别做对应的乘法运算；
将得到的乘法结果进行累加计算，得到第i行的校验结果。
可选的，所述方法还包括：
判断i+1是否超过所述校验矩阵的行数M；
如果i+1超过所述校验矩阵的行数M，则判断所述校验结果是否为0；
如果i+1未超过所述校验矩阵的行数M，则计算所述第一存储模块与第二存储模块第i+1行对应的校验结果，直至i+1超过所述校验矩阵的行数M。
第二方面，本申请实施例还公开了一种64进制LDPC的码字校验系统，包括：
存储模块，用于分别存储校验矩阵非零元素的位置与值；
获取模块，用于根据所述校验矩阵非零元素的位置获取所述非零元素对应的码字判决值；
计算模块，用于根据所述码字判决值与所述非零元素的值计算得到每行的校验结果；
判断模块，用于判断所述校验结果是否均为0，若所述校验结果均为0，则代表校验成功；若校验结果不均为0，则代表校验失败。
可选的，所述存储模块包括：
第一存储模块，用于存储所述校验矩阵M*N中M行非零元素的位置；
第二存储模块，用于存储所述校验矩阵M*N中M行非零元素的值。
可选的，所述计算模块包括：
乘法模块，用于对所述第二存储模块第i行的值与所述码字判决值分别做对应的乘法运算；
加法模块，用于将所述乘法运算的结果进行累加计算，得到第i行的校验结果。
可选的，所述存储模块还包括：
第三存储模块，用于存储LDPC码对应的对数似然比。
与现有技术相比，本申请的有益效果为：
本申请实施例提供的64进制LDPC的码字校验方法包括：分别存储校验矩阵非零元素的位置与值；根据校验矩阵非零元素的位置获取非零元素对应的码字判决值；根据码字判决值与非零元素的值计算得到每行的校验结果；判断校验结果是否均为0；若校验结果均为0，则代表校验成功；若校验结果不均为0，则代表校验失败。本申请提供的校验方法将64进制校验矩阵中非零元素的位置和元素值分开独立存储，用非零元素的计算来代表所有元素的计算，且每次校验只针对校验矩阵的一行来进行校验，可以减少运算量、降低运算复杂度、耗费较少逻辑资源，从而实现64进制LDPC的码字检验。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种64进制LDPC的码字校验方法的流程图；
图2为本申请实施例提供的64进制LDPC的校验矩阵非零元素示意图；
图3为本申请实施例提供的64进制LDPC的码字校验方法中非零元素位置存储示意图；
图4为本申请实施例提供的64进制LDPC的码字校验方法中非零元素值存储示意图；
图5为本申请实施例提供的64进制LDPC的码字校验方法的具体流程图；
图6为64进制LLR的存储示意图；
图7为本申请实施例提供的64进制LDPC的码字校验系统的框图。
具体实施方式
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
在硬件电路实现过程中，现有的公开方法基本上都是针对二进制LDPC的，针对64进制LDPC的码字校验实现方法还未看到公开的实现方法，因此，本申请提供了一种64进制LDPC的码字校验方法，以64进制(48，96)的校验矩阵H矩阵为例进行说明。
如图1所示，本申请实施例提供的64进制LDPC的码字校验方法包括：
S100：分别存储校验矩阵非零元素的位置与值。
64进制的(48，96)H矩阵每行有4个非零元素，如图2所示，图2中圆圈的位置和值分别代表非零元素的位置和值。因为64进制LDPC的H矩阵具有稀疏性的特点，所以非零元素的个数是比较少的，我们可以分别获取H矩阵非零元素的位置与值，并将H矩阵非零元素的位置和值分开独立存储，如，用第一存储模块(RAM1)来存放H矩阵非零元素的位置，如图3所示，RAM1中每行有4个数，对应H矩阵每一行的4个非零元素的位置，RAM1的深度为48，对应H矩阵的48行。用第二存储模块(RAM2)来存放非零元素的值，如图4所示，RAM2中每行有4个数，对应H矩阵每一行的4个非零元素的元素值，RAM2的深度为48，对应H矩阵的48行。
S200：根据校验矩阵非零元素的位置获取非零元素对应的码字判决值。
读取RAM1中每行的数据，其代表H矩阵每行中非零元素的位置，根据该位置获取非零元素对应的对数似然比，再根据对数似然比得到对应的码字判决值。具体方法如图5所示。
S201：分别读取第一存储模块与第二存储模块第i行的值，其中，1≤i≤M。
每读1次RAM1和RAM2可以获取4个数据，data1～data4，以及data5～data8，即H矩阵某一行的非零元素位置及其值。本示例中，从第1行开始，分别读取1行RAM1和RAM2的值，得到data1～data8。
S202：获取第一存储模块第i行的值对应的对数似然比。
由于是64进制对数似然比(Likelihood Rate，LLR)，所以在判决前，每1个码字元素对应的LLR值有64种，如图6所示，我们将LLR值存放于第三存储模块(RAM3)，每行存放64个数(代表1个码字可能的LLR值)，一共96行，对应96个码字元素。
用RAM1的读取值data1～data4作为读取RAM3的地址，连续4次读取RAM3，得到对应的对数似然比data9～data12，data9～data12分别包含64个数。
S203：根据对数似然比得到码字判决值。
将读取到的RAM3获得的对数似然比data9～data12送入判决模块中，得到码字判决值data13～data16。判决模块根据对数似然比以及LDPC校验矩阵进行迭代译码操作，分别获得LDPC输出码字data13～data16。
S300：根据码字判决值与非零元素的值计算得到每行的校验结果。
得到RAM1第1行非零元素的位置对应的码字判决值后，再根据码字判决值与RAM2第一行非零元素的值计算得到第一行的校验结果，具体方法如下：
S301：将第二存储模块第i行的值与码字判决值分别做对应的乘法运算。
将读取的RAM2第一行的数据data5～data8分别和码字判决值data13～data16做对应的乘法运算，此处的乘法运算为伽罗华域乘法。
S302：将得到的乘法结果进行累加计算，得到第i行的校验结果。
将上一步骤4个乘法模块得到的乘法结果做累加作为校验结果。伽罗华域包含有限个元素，并定义了两种操作-加法与乘法，这两种操作都是针对二元的操作。GF(2)是最小的有限域，它只含有两个域元素——0和1，加法和乘法都进行模2操作，因此加法等效于逻辑异或，而乘法等效于逻辑与。
本申请提供的64进制LDPC的码字校验方法还包括：
S303：判断i+1是否超过校验矩阵的行数M。
S304：如果i+1超过校验矩阵的行数M，则判断校验结果是否为0。
S305：如果i+1未超过校验矩阵的行数M，则计算第一存储模块与第二存储模块i+1行对应的校验结果，直至i+1超过校验矩阵的行数M。
得到校验结果后，将RAM1和RAM2的读取地址加1，判断i+1是否超过H矩阵的行数48，如果超过，则执行步骤S304；如果未超过，则执行步骤S305。
本示例中，对H矩阵每行中的非零元素进行校验，因此得到H矩阵第1行非零元素对应的校验结果后，继续H矩阵第2行非零元素对应的校验结果，直至完成H矩阵48行非零元素对应的校验结果。
S400：判断校验结果是否均为0。
S500：若校验结果均为0，则代表校验成功。
得到H矩阵48行非零元素对应的校验结果后，判断48个校验结果是否均为0，若48个校验结果均为0，则代表校验成功。
S600：若校验结果不均为0，则代表校验失败。
得到H矩阵48行非零元素对应的校验结果后，判断48个校验结果是否均为0，若48个校验结果中存在非零值，则代表校验失败，需要重新进行校验。
本申请实施例提供的64进制LDPC的码字校验方法将64进制的校验矩阵非零元素的位置和值分开独立存储，用非零元素的计算来代表所有元素的计算，且每次校验只针对H矩阵的1行来进行校验，相对于码字与转置后的校验矩阵HT进行相乘运算时需要96个数对应相乘，而本申请只需要4个数对应相乘即可，大大减少了运算量，降低运算复杂度。另外，存储H矩阵和LLR的RAM为译码器本身所必需，节省了逻辑资源，即可在耗费较少逻辑资源情况下，以校验矩阵的行为单元，进行码字合法性的判决。
基于本申请实施例提供的64进制LDPC的码字校验方法，本申请实施例还提供了一种64进制LDPC的码字校验系统。
如图7所示，本申请实施例提供的64进制LDPC的码字校验系统包括：
存储模块，用于分别存储校验矩阵非零元素的位置与值。本示例中，存储模块包括第一存储模块RAM1和第二存储模块RAM2，RAM1用于存储校验矩阵M*N中M行非零元素的位置，RAM2用于存储校验矩阵M*N中M行非零元素的值。
存储模块还包括第三存储模块，第三存储模块用于存储LDPC码对应的对数似然比，根据该对数似然比与LDPC校验矩阵，可分别获得码字判决值。
获取模块，用于根据校验矩阵非零元素的位置获取非零元素对应的码字判决值。本示例中，根据RAM1每行的值作为读取RAM3中LLR的地址，获取校验矩阵某一行非零元素对应的LLR，再根据LLR得到对应的码字判决值。
计算模块，用于根据码字判决值与非零元素的值计算得到每行的校验结果。本示例中，计算模块包括乘法模块与加法模块，乘法模块用于对RAM2第i行的值与码字判决值分别做对应的乘法运算，加法模块用于将RAM2第i行的值对应的乘法结果进行累加，得到校验矩阵第i行非零元素对应的校验结果。
判断模块，用于判断校验结果是否均为0，若校验结果均为0，则代表校验成功；若校验结果不均为0，则代表校验失败。
本申请实施例提供的64进制LDPC的码字校验系统的核心逻辑部件由RAM和伽罗华域的乘法模块以及加法模块所组成，硬件实现架构简单，运算单元少，只有4个伽罗华域的乘法模块和1个伽罗华域加法模块，且存储H矩阵和LLR的RAM为译码器本身所必需，本示例属于分时复用，因此，可在耗费较少逻辑资源情况下，以校验矩阵的行为单元，进行码字合法性的判决。
本领域技术人员在考虑说明书及实践这里发明的公开后，将容易想到本申请的其他实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由权利要求的内容指出。
以上所述的本申请实施方式并不构成对本申请保护范围的限定。

Claims (7)

1.一种64进制LDPC的码字校验方法，其特征在于，所述方法包括：
分别在第一存储模块M*n和第二存储模块M*n对应依次存储校验矩阵M*N中M行非零元素的位置与M行非零元素的值，其中，M为校验矩阵的行数，N为校验矩阵的列数，n为所述校验矩阵每行非零元素的数量；
分别读取所述第一存储模块与第二存储模块第i行的值，其中，1≤i≤M；
获取所述第一存储模块第i行的值对应的对数似然比；
根据所述对数似然比得到码字判决值；
将LDPC码对应的对数似然比存储至第三存储模块，其中，所述第三存储模块的行数对应码字元素的个数，所述第三存储模块每行存放的数量对应一个所述码字元素对应的对数似然比；
所述LDPC码对应的对数似然比为LDPC码中每个可能出现的码字元素的对数似然比；
将所述第一存储模块第i行的值作为读取第三存储模块的地址，得到对应的对数似然比；
根据所述码字判决值与所述非零元素的值计算得到每行的校验结果；
判断所述校验结果是否均为0；
若所述校验结果均为0，则代表校验成功；
若所述校验结果不均为0，则代表校验失败。
2.根据权利要求1所述的方法，其特征在于，分别在第一存储模块M*n和第二存储模块M*n对应依次存储校验矩阵M*N中M行非零元素的位置与M行非零元素的值，包括：
分别获取所述校验矩阵M*N的非零元素的位置与值，其中，M为校验矩阵的行数，N为校验矩阵的列数；
将M行非零元素的位置依次存储至第一存储模块M*n；
将M行非零元素的值依次存储至第二存储模块M*n，其中，n为所述校验矩阵每行非零元素的数量。
3.根据权利要求1所述的方法，其特征在于，根据所述码字判决值与所述非零元素的值计算得到每行的校验结果，包括：
将所述第二存储模块第i行的值与所述码字判决值分别做对应的乘法运算；
将得到的乘法结果进行累加计算，得到第i行的校验结果。
4.根据权利要求1所述的方法，其特征在于，所述方法还包括：
判断i+1是否超过所述校验矩阵的行数M；
如果i+1超过所述校验矩阵的行数M，则判断所述校验结果是否为0；
如果i+1未超过所述校验矩阵的行数M，则计算所述第一存储模块与第二存储模块第i+1行对应的校验结果，直至i+1超过所述校验矩阵的行数M。
5.一种64进制LDPC的码字校验系统，其特征在于，包括：
存储模块，包括第一存储模块M*n和第二存储模块M*n；所述第一存储模块，用于依次存储校验矩阵M*N中M行非零元素的位置；所述第二存储模块，用于依次存储校验矩阵M*N中M行非零元素的值，其中，M为校验矩阵的行数，N为校验矩阵的列数，n为所述校验矩阵每行非零元素的数量；
所述存储模块还包括第三存储模块，所述第三存储模块用于存储LDPC码对应的对数似然比，其中，所述第三存储模块的行数对应码字元素的个数，所述第三存储模块每行存放的数量对应一个所述码字元素对应的对数似然比；所述LDPC码对应的对数似然比为LDPC码中每个可能出现的码字元素的对数似然比；
获取模块，用于分别读取所述第一存储模块与第二存储模块第i行的值，其中，1≤i≤M；获取所述第一存储模块第i行的值对应的对数似然比；根据所述对数似然比得到码字判决值；所述获取模块还用于读取所述第三存储模块的地址，其中，所述第三存储模块的地址为所述第一存储模块第i行的值，以得到对应的对数似然比；
计算模块，用于根据所述码字判决值与所述非零元素的值计算得到每行的校验结果；
判断模块，用于判断所述校验结果是否均为0，若所述校验结果均为0，则代表校验成功；若校验结果不均为0，则代表校验失败。
6.根据权利要求5所述的系统，其特征在于，所述计算模块包括：
乘法模块，用于对所述第二存储模块第i行的值与所述码字判决值分别做对应的乘法运算；
加法模块，用于将所述乘法运算的结果进行累加计算，得到第i行的校验结果。
7.根据权利要求5所述的系统，其特征在于，所述存储模块还包括：
第三存储模块，用于存储LDPC码对应的对数似然比，所述LDPC码对应的对数似然比为LDPC码中每个可能出现的码字元素的对数似然比。
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