CN103544828B - 基于hotlink的混合型高速数据传输数字式声纳 - Google Patents

Abstract

本发明的基于HOTLINK的混合型高速数据传输数字式声纳包括多条声阵段和一条数字段，所述多条声阵段并联后与所述数字段连接，形成星型拓扑结构。本发明的基于HOTLINK的混合型高速数据传输数字式声纳采用模块化设计，混合型拓扑结构，提高了声纳的灵活性、可扩展性和通用性。

Description

基于HOTLINK的混合型高速数据传输数字式声纳

技术领域

本发明涉及数字式声纳，具体涉及一种基于HOTLINK的混合型高速数据传输数字式声纳。

背景技术

随着数字式声纳系统的发展，新产品研制周期的缩短，其硬件的灵活性、可扩展性、通用性以及大数据量的传输成为声纳设计的重要课题。另外，声纳基阵的体积和重量要求越来越小。因此，硬件部分的小型化、模块化设计是非常有必要的。

串行数据传输可以实现长距离高速通信，且电缆线少、成本低。HOTLINK技术是CYPRESS 公司提供的一种高速背板串行数据传输技术，最高传输率可以达到200Mbps，支持多种传输接口，如双绞线、同轴、光纤，且硬件结构简单，适合作为声纳湿端数据的编码电路。

发明内容

本发明的目的在于提供一种基于HOTLINK的混合型高速数据传输数字式声纳，采用模块化设计，混合型拓扑结构，提高了声纳的灵活性、可扩展性和通用性。

为了达到上述的目的，本发明提供一种基于HOTLINK的混合型高速数据传输数字式声纳，包括多条声阵段和一条数字段，所述多条声阵段并联后与所述数字段连接，形成星型拓扑结构。

上述基于HOTLINK的混合型高速数据传输数字式声纳，其中，所述声阵段包括多个采集传输模块，所述多个采集传输模块级联后与所述数字段连接。

上述基于HOTLINK的混合型高速数据传输数字式声纳，其中，所述采集传输模块包括数字信号处理器、第一复杂可编程逻辑器件、第一输入解码芯片、第一输出解码芯片、第一均衡器、模数采集芯片和第一耦合器；所述数字信号处理器的数据线与所述模数采集芯片的数据线连接；所述数字信号处理器的地址线与所述第一复杂可编程逻辑器件的连接；所述第一均衡器的输入端通过数据输入输出插座与输入电缆连接，所述第一均衡器的输出端与所述第一输入解码芯片连接；所述第一输入解码芯片与所述第一输出解码芯片连接；所述第一输出解码芯片经所述第一耦合器与输出电缆连接；所述第一输入解码芯片和所述第一输出解码芯片均与所述数字信号处理器连接。

上述基于HOTLINK的混合型高速数据传输数字式声纳，其中，所述第一输入解码芯片和第一输出解码芯片均采用CY7C924解码芯片，所述第一均衡器采用CLC014均衡器。

上述基于HOTLINK的混合型高速数据传输数字式声纳，其中，所述数字段包括同步控制模块，所述同步控制模块与所述采集传输模块连接。

上述基于HOTLINK的混合型高速数据传输数字式声纳，其中，所述同步控制模块包括第二复杂可编程逻辑器件、存储芯片、多片第二输入解码芯片、第二输出解码芯片、第二耦合器和第二均衡器；所述第二复杂可编程逻辑器件通过I/O引脚与所述多片第二输入解码芯片及第二输出解码芯片的控制线连接；所述存储芯片的输入端通过数据线分别与多片所述第二输入解码芯片连接，所述存储芯片的输出端与所述第二输出解码芯片连接；所述多片第二输入解码芯片分别与所述第二输出解码芯片连接；所述第二均衡器分别与多片所述第二输入解码芯片连接；所述第二输出解码芯片经所述第二耦合器与输出电缆连接。

上述基于HOTLINK的混合型高速数据传输数字式声纳，其中，所述存储芯片为FIFO存储芯片，所述第二均衡器采用CLC014均衡器，所述第二输入解码芯片和第二输出解码芯片均采用CY7C924解码芯片。

本发明的的优点在于：

1、小型化：采用模块化设计，单个24路采集传输模块尺寸为88*45mm；

2、灵活性：采集传输模块可以单个使用，也可以级联起来使用；可以两个级联，也可以多个级联；如系统较复杂，通道数很多可以配合同步控制模块使用，如通道数较少可以单独使用而不需要同步控制模块；

3、通用性：采样率，采样通道数可以通过软件设置；

4、可拓展性：在传输介质带宽允许下，可以任意拓展采样通道数和采样率；

5、系统结构简单，由于采用大规模集成芯片，简化了系统设计。

附图说明

本发明的基于HOTLINK的混合型高速数据传输数字式声纳由以下的实施例及附图给出。

图1是本发明的基于HOTLINK的混合型高速数据传输数字式声纳的示意图。

图2是本发明中采集传输模块的结构示意图。

图3是本发明中同步控制模块的结构示意图。

具体实施方式

以下将结合图1～图3对本发明的基于HOTLINK的混合型高速数据传输数字式声纳作进一步的详细描述。

本发明的基于HOTLINK的混合型高速数据传输数字式声纳包括多条声阵段和一条数字段，所述多条声阵段并联后与所述数字段连接，形成星型拓扑结构。

多条声阵段之间采用并联型拓扑结构，使声阵段具有可互换性，有利于减少设计开发的种类、批量生产、故障的诊断和维护，可以减少备件的种类；声阵段与数字段之间采用星型拓扑结构，层次分明，有利于故障诊断，缩短维修周期；本发明混合型拓扑结构大大提高了数字式声纳的灵活性、可扩展性和通用性。

现以一具体实施例详细说明本发明的基于HOTLINK的混合型高速数据传输数字式声纳：

参见图1，本实施例的基于HOTLINK的混合型高速数据传输数字式声纳包含4条声阵段100和一条数字段200，所述4条声阵段100均与所述数字段200连接，所述4条声阵段100是并联的，所述4条声阵段100与所述数字段200之间形成星型拓扑结构。每条声阵段100的结构都相同，图1只对其中一条做了详细说明。

继续参见图1，所述声阵段100包括多个采集传输模块110，所述多个采集传输模块110级联后与所述数字段200连接，每个所述采集传输模块110的采样通道数和采样率可通过软件设置，本实施例中，每个所述采集传输模块110的采样通道数设为24道，24道数据由24个水听器120采集，水听器120采集的水听器信号经前置放大器130放大、后置放大器140滤波后输入至所述采集传输模块110，所述采集传输模块110还采集非声传感器（例如姿态传感器150和压力传感器160）传输来的信号；当采样通道数较多时，配合同步控制模块使用，同步控制模块设置在所述数字段200内，多个采集传输模块110级联后与所述数字段200的同步控制模块连接，所述同步控制模块向4条所述声阵段100输送同步采样控制信号，控制4条所述声阵段100中所有采集传输模块110同步采样，所有采集传输模块110的编码信号同步输送到所述数字段200，在所述数字段200中汇总并转发到上一级（转接段，图1中未示）。

参见图2，所述采集传输模块110包括数字信号处理器（Digital SignalProcessor，DSP）111、第一复杂可编程逻辑器件（Complex Programmable Logic Device，CPLD）112、第一输入解码芯片113、第一输出解码芯片114、第一均衡器115、模数采集芯片116和第一耦合器117，所述第一输入解码芯片113和第一输出解码芯片114均采用CY7C924解码芯片（用作输入使用时称为输入解码芯片，用作输出使用时称为输出解码芯片），所述第一均衡器115采用CLC014均衡器；

所述数字信号处理器111的数据线与所述模数采集芯片116的数据线连接；

所述数字信号处理器111的地址线与所述第一复杂可编程逻辑器件112的连接；

所述第一均衡器115的输入端通过数据输入输出插座与输入电缆连接，经所述后置放大器140滤波处理的水听器信号由所述输入电缆输入至所述采集传输模块110，所述第一均衡器115的输出端与所述第一输入解码芯片113连接；

所述第一输入解码芯片113与所述第一输出解码芯片114连接；

所述第一输出解码芯片114经所述第一耦合器117与输出电缆连接，所述采集传输模块110输出的编码信号由所述输出电缆输出；

所述第一输入解码芯片113和所述第一输出解码芯片114均与所述数字信号处理器111连接。

参见图3，所述同步控制模块包括第二复杂可编程逻辑器件201、存储芯片202、4片第二输入解码芯片203、第二输出解码芯片204、第二耦合器205和第二均衡器206，所述存储芯片202为FIFO存储芯片，所述第二均衡器206采用CLC014均衡器，所述4片第二输入解码芯片203和第二输出解码芯片204均采用CY7C924解码芯片；

所述第二复杂可编程逻辑器件201通过I/O引脚与所述4片第二输入解码芯片203及第二输出解码芯片204的控制线连接；

所述存储芯片202的输入端通过数据线分别与4片所述第二输入解码芯片203连接，所述存储芯片202的输出端与所述第二输出解码芯片204连接；

所述4片第二输入解码芯片203分别与所述第二输出解码芯片204连接；

所述第二均衡器206分别与4片所述第二输入解码芯片203连接；

所述第二输出解码芯片204经所述第二耦合器205与输出电缆连接。

本实施例采用的CY7C924解码芯片在一个100 脚TQFP 封装的芯片中集成了数据发送、接收、缓冲功能和连接自检测功能，采用单5 伏电源供电，可以方便的应用于点到点、点到域或环链数据通信,可以在串行链路(光纤,平衡或非平衡的铜传输线) 上实现高速信号传输。CY7C924解码芯片的发送部分接收可变位宽的并行数据将其转换成串行数据,CY7C924解码芯片的接收部分接收串行数据然后将之转换为可变位宽的并行数据。

CY7C924解码芯片的发送部分可在每个时钟周期里接收8位或10位的字符，并将这些并行数据存入发送FIFO 中，然后数据从发送FIFO 中读出，并通过8位或10位编码器编码以提高串行传输特性，这些被编码的字符经过串行化,经由两个PECL 兼容的差分传输线驱动器输出,位速率将是字符速率的10 倍或12 倍；CY7C924解码芯片的接收部分接收来自两个PECL 兼容差分驱动接口之一的位数据流,使用内部集成的时钟同步器恢复时序信息来重建数据，被恢复的位数据流被反串行化、调帧成字符、8 位或10 位解码、检查传输错误,然后存入接收FIFO 中,提交给目标主机系统；CY7C924解码芯片的TTL 并口可配置成FIFO或者流水线寄存器的形式，FIFO 配置适合于8位或10位的异步数据传输，自带的自检测模式发生器和检测器能在系统全速运行状态下检测收发电路的状态。

本实施例中，CY7C924解码芯片可以通过时钟和引脚设置工作在200M以内任何频率，频率和传输距离成反比，因此，在能满足数据量要求的情况下尽可能使用较低频率可以获得稳定的性能，每个声阵段中其他模块与采集传输模块以100M速度级联，数字段以200M速度将信号送给转接段。

在声阵段中的，CY7C924解码芯片的接收、发送数据总线分别与DSP的数据总线连接进行分时复用，而其串行输入、输出口连接在整个传输链路中。每个模块不仅从串行链路中接收到由上游模块送来的数据并进行转发，而且还要把本地数据发送出去，各个模块接收到数字段发出的同步时钟后，按照自己处在的位置由DSP判断并给出相应动作，从而完成4个模块的级联。

在数字段中，共有5片CY7C924解码芯片，其中4片的接收数据总线与1片的发送数据总线连接进行分时复用，通过CPLD控制其时序。通过RXEN信号依次将接收FIFO中的数据送到发送FIFO中，同时CPLD给出总同步信号，控制整个时序。

Claims (1)

1.一种基于HOTLINK的混合型高速数据传输数字式声纳，其特征在于，包括多条声阵段和一条数字段，所述多条声阵段并联后与所述数字段连接，形成星型拓扑结构；所述声阵段包括多个采集传输模块、水听器、前置放大器、后置放大器、姿态传感器以及压力传感器，水听器、前置放大器、后置放大器、采集传输模块依次连接；姿态传感器、压力传感器分别连接采集传输模块；所述多个采集传输模块级联后与所述数字段连接；所述采集传输模块包括数字信号处理器、第一复杂可编程逻辑器件、第一输入解码芯片、第一输出解码芯片、第一均衡器、模数采集芯片和第一耦合器；

所述数字信号处理器的数据线与所述模数采集芯片的数据线连接；

所述数字信号处理器的地址线与所述第一复杂可编程逻辑器件的连接；

所述第一均衡器的输入端通过数据输入输出插座与输入电缆连接，所述第一均衡器的输出端与所述第一输入解码芯片连接；

所述第一输入解码芯片与所述第一输出解码芯片连接；

所述第一输出解码芯片经所述第一耦合器与输出电缆连接；

所述第一输入解码芯片和所述第一输出解码芯片均与所述数字信号处理器连接；

所述第一输入解码芯片和第一输出解码芯片均采用CY7C924解码芯片，所述第一均衡器采用CLC014均衡器；

所述数字段包括同步控制模块，所述同步控制模块与所述采集传输模块连接；

所述同步控制模块包括第二复杂可编程逻辑器件、存储芯片、多片第二输入解码芯片、第二输出解码芯片、第二耦合器和第二均衡器；

所述第二复杂可编程逻辑器件通过I/O引脚与所述多片第二输入解码芯片及第二输出解码芯片的控制线连接；

所述存储芯片的输入端通过数据线分别与多片所述第二输入解码芯片连接，所述存储芯片的输出端与所述第二输出解码芯片连接；

所述多片第二输入解码芯片分别与所述第二输出解码芯片连接；

所述第二均衡器分别与多片所述第二输入解码芯片连接；

所述第二输出解码芯片经所述第二耦合器与输出电缆连接；

所述存储芯片为FIFO存储芯片，所述第二均衡器采用CLC014均衡器，所述第二输入解码芯片和第二输出解码芯片均采用CY7C924解码芯片。