CN103516636A - 一种低压差分信号传输接收器 - Google Patents

Abstract

本发明公开了一种低压差分信号传输接收器，包括：一接收器和一并联所述接收器的100Ω电阻，其中，所述接收器包括三级顺序相连的比较电路；第一级比较电路，能实现1.125V～1.375V的共模电压输入范围和交叉耦合的信号整形，具有两输入端，两输出端输出信号到第二级比较电路；第二级比较电路，具有两输入端分别连接第一级比较电路的输出端，具有两输出端；第三级比较电路，具有两输入端分别连接第二级比较电路的输出端,具有两输出端；第二级、第三级比较电路，在高速信号下进一步恢复第一级比较电路的不完整信号，整体实现对第一比较电路的宽共模输入接收，全摆幅信号恢复和信号整形。本发明能接收1.125V～1.375V的共模电压输入范围，按照LVDS协议能实现2Gbps的传速速率。

Description

一种低压差分信号传输接收器

技术领域

本发明涉及集成电路领域，特别是涉及一种低压差分信号传输接收器。

背景技术

现有的传统模拟信号传输器具有以下缺点:

(1)大于128位宽的总线已经很难管理；

(2)频率>133MHz以上传输更为困难；

(3)未解决EMI（电磁干扰）问题；

(4)连接线等附件代价很大；

低电压差分信号(LVDS)是一种小振幅差分信号技术，是由原美国国家半导体公司提出，目前已经成为行业标准的一种串行高速信号传输协议。低电压差分信号使用非常低的幅度信号（约350mV）通过一对差分PCB走线或平衡电缆传输数据。低电压差分信号同时也是一中高性能多任务I/O接口标准，具有低功耗，高速度，抗外界噪声干扰，低电磁干扰辐射和安全性好的特点。低电压差分信号被认为是除应用在平板显示外，还能应用在高速商用芯片信号传输领域而受到广泛重视。

发明内容

本发明要解决的技术问题是提供一种低压差分信号传输接收器能接收1.125V～1.375V的共模电压输入范围，按照LVDS协议能实现2Gbps的传速速率。

为解决上述技术问题，本发明的低压差分信号传输接收器，包括：

一接收器（REC）和一外接并联所述接收器的100Ω电阻（R1）；其中，所述接收器（REC）包括三级顺序相连的比较电路（comp1～comp3）；

第一级比较电路（comp1），能实现1.125V～1.375V共模电压输入范围和交叉耦合的信号整形，具有两输入端（a、b）接收输入信号，两输出端（c、d）输出信号到第二级比较电路（comp2）；第一级比较电路（comp1）输入端（a、b）作为接收器（REC）的输入端；

第二级比较电路（comp2），具有两输入端（i、j）分别连接第一级比较电路（comp1）的输出端（c、d），具有两输出端（k、l）；

第三级比较电路（comp3），具有两输入端（q、r）分别连接第二级比较电路（comp2）的输出端（k、l）,具有两输出端（s、t），第三级比较电路（comp3）输出端（s、t）作为接收器（REC）的输出端；

第二级比较电路（comp2）、第三级比较电路（comp3），在高速信号下进一步恢复第一级比较电路（comp1）的不完整信号，整体实现对第一比较电路（comp1）的宽共模输入接收，全摆幅信号恢复和信号整形。

其中，第一级比较电路（comp1）包括：具有偏置电路的轨到轨差分输入比较器（A），其具有14个NMOS管（N1～N14），17个PMOS管（P1～P19）和电阻（R2）；

NMOS管（N1～N7）的源极接电源(vdda)，NMOS管（N8～N12）源极分别依次对应接NMOS管（N3～N7）漏极，NMOS管（N13、N14）源极接NMOS管（N10）漏极；

NMOS管（N1、N2）栅极相连，NMOS管（N3、N5～N7）栅极相连，NMOS管（N4、N8～N12）栅极相连；

NMOS管（N1）栅漏短接，其栅极接PMOS管（P1）漏极；NMOS管（N2）漏极接PMOS管（P2）漏极和PMOS管（P1、P2）栅极；NMOS管（N8）漏极接NMOS管（N3）栅极和PMOS管（P5）漏极；NMOS管（N9）栅漏短后接PMOS管（P6）漏极；NMOS管（N11）漏极接PMOS管（P11、P12、P14）漏极和PMOS管（P12、P13）栅极;NMOS管（N12）漏极接PMOS管（P13、P15、P16）漏极和PMOS管（P14、P15）栅极;NMOS管（N13）漏极接PMOS管（P7、P9）漏极和PMOS管（P7、P8、P16）栅极；NMOS管（N14）漏极接PMOS管（P8、P10）漏极和PMOS管（P9、P10、P11）栅极；

PMOS管（P1）源极接PMOS管（P3）漏极；PMOS管（P2）源极接PMOS管（P4）漏极和PMOS管（P3～P6）栅极；PMOS管（P3）源极通过电阻（R2）接地（gnd），PMOS管（P4～P17）源极接地(gnd)；PMOS管（P18、P19）源极接PMOS管（P17）漏极；

PMOS管（P18）漏极接NMOS管（N6）漏极，PMOS管（P19）漏极接NMOS管（N7）漏极；

NMOS管（N13）栅极和PMOS管（P18）栅极引出作为第一级比较电路的输入端（a）,NMOS管（N14）栅极和PMOS管（P19）栅极引出作为第一级比较电路的输入端（b）；PMOS管（P12）漏极引出作为第一级比较电路的输出端（c）,PMOS管（P15）漏极引出作为第一级比较电路的输出端（d）。

其中，第二级比较电路（comp2）包括：两个结构相同差分输入比较器（B、C），每个差分输入比较器具有两输入端和一输出端；差分输入比较器（B、C）的输入端（e、h）相连作为第二级比较电路（comp2）的输入端（i）,差分输入比较器（B、C）的输入端（f、g）相连作为第二级比较电路（comp2）的输入端（j）,差分输入比较器（B、C）的输出端（k、l）作为第二级比较电路（comp2）的输出端；

每个差分输入比较器（B或C），包括：3个NMOS管（N15～N17），2个PMOS管（P20、P21）；

NMOS管（N15）源极接电源(vdda)，NMOS管（N15）漏极接NMOS管（N16、N17）源极；NMOS管（N16）漏极接PMOS管（P20、P21）栅极和PMOS管（P20）漏极；NMOS管（N17）漏极接PMOS管（P21）漏极；PMOS管（P20、P21）源极接地(gnd)；

NMOS管（N16）栅极作为差分输入比较器（B或C）的一输入端（e或g）；NMOS管（N17）栅极作为差分输入比较器（B或C）的另一输入端（f或h）；PMOS管（P21）漏极作为差分输入比较器（B或C）的输出端（k或l）。

其中，第三级比较电路（comp3）包括：两个结构相同的差分输入比较器（D、E）包括：每个差分输入比较器具有两输入端和一输出端；差分输入比较器（D、E）的输入端（m、p）相连作为第三级比较电路（comp3）的输入端（q）,差分输入比较器（D、E）的输入端（n、o）相连作为第三级比较电路（comp3）的输入端（r）,差分输入比较器（D、E）的输出端（s、t）作为第三级比较电路（comp3）的输出端；

每个差分输入比较器（D或E），包括：4个NMOS管（N18～N21），4个PMOS管（P22～P25）；

NMOS管（N18、N19）源极接电源(vdda)，NMOS管（N20）源极接NMOS管（N18、N19）漏极和NMOS管（N21）源极；

NMOS管（N18）栅极接NMOS管（N19）栅极、NMOS管（N20）漏极、PMOS管（P22）漏极和PMOS管（P24、P25）栅极，NMOS管（N20）栅极接PMOS管（P22）栅极作为差分输入比较器（D或E）的一输入端（m或o），NMOS管（N21）栅极接PMOS管（P23）栅极作为比较器（D或E）的另一输入端（n或p）；

NMOS管（N21）漏极接PMOS管（P23）漏极作为差分输入比较器（D或E）的输出端（s或t）；

PMOS管（P22）源极接PMOS管（P23）源极和PMOS管（P24、P25）漏极，PMOS管（P24、P25）源极接地(gnd)。

本发明通过一接收器（含三级比较电路）和一外接并联所述接收器的100Ω电阻在LVDS协议下能实现实现高达2Gbps的传速速率。并且，本发明具有低功耗，高速度，抗外界噪声干扰，低电磁干扰辐射和安全性好的特点。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是本发明整体结构示意图。

图2是本发明接收器（REC）的三级比较电路（comp1～comp3）的结构示意图。

图3是本发明接收器（REC）第一级比较电路（comp1）具有偏置电路的轨到轨差分输入比较器（A）的结构示意图

图4是本发明接收器（REC）第二级比较电路（comp2）差分输入比较器（B或C）的结构示意图。

图5是本发明接收器（REC）第三级比较电路（comp3）差分输入比较器（D或E）的结构示意图。

附图标记说明

REC是接收器

R1是100Ω电阻

R2是比较器A中的电阻

vdda是电源

gnd是地

comp1是第一级比较电路

comp2是第二级比较电路

comp3是第三级比较电路

pd是输入信号，关断控制

A是第一级比较电路中的轨到轨差分输入比较器

B、C是第二级比较电路中的差分输入比较器

D、E是第三级比较电路中的差分输入比较器

a、b是比较器A的输入端

c、d是比较器A的输出端

e、f是比较器B的输入端

k是比较器B的输出端

g、h是比较器C的输入端

l是比较器C的输出端

i、j是第二级比较电路的输入端

m、n是比较器D的输入端

s是比较器D的输出端

o、p是比较器E的输入端

t是比较器E的输出端

q、r是是第二级比较电路的输入端

N1～N21是NMOS管

P1～P25是PMOS管

具体实施方式

如图1所示，本发明低压差分信号传输接收器，包括：一接收器REC和一外接并联所述接收器的100Ω电阻R1，其中，接收器REC包括三级顺序相连的比较电路comp1～comp3；本发明能接收远处3.5mA电流所产生的350mV的电压，将高速信号恢复整形后发送出去，在LVDS协议下能实现实现高达2Gbps的传速速率；

如图2所示，comp1能接收1.125V～1.375V共模电压输入范围和交叉耦合的信号整形，具有两输入端a、b接收输入信号，两输出端c、d输出信号到comp2；comp1输入端a、b作为REC的输入端；

comp2，具有两输入端i、j分别连接comp1的输出端c、d，具有两输出端k、l；

comp3，具有两输入端q、r分别连接comp2的输出端k、l,具有两输出端s、t，comp3输出端s、t作为REC的输出端；

comp2、comp3在高速信号下进一步恢复comp1的不完整信号，整体实现对comp1的宽共模输入接收，全摆幅信号恢复和信号整形。

comp1包括：具有偏置电路的轨到轨差分输入比较器A；

如图3所示,比较器A包括：14个NMOS管N1～N14，17个PMOS管P1～P19和电阻R2；

N1～N7的源极接vdda，N8～N12源极分别依次对应接N3～N7漏极，N13、N14源极接N10漏极；

N1、N2栅极相连，N3、N5～N7栅极相连，N4、N8～N12栅极相连；

N1栅漏短接，N1栅极接P1漏极；N2漏极接P2漏极和P1、P2栅极；N8漏极接N3栅极和P5漏极；N9栅漏短后接P6漏极；N11漏极接P11、P12、P14漏极和P12、P13栅极;N12漏极接P13、P15、P16漏极和P14、P15栅极;N13漏极接P7、P9漏极和P7、P8、P16栅极；N14漏极接P8、P10漏极和P9、P10、P11栅极；

P1源极接P3漏极；P2源极接P4漏极和P3～P6栅极；P3源极通过R2接gnd，P4～P17源极接gnd；P18、P19源极接P17漏极；

P18漏极接N6漏极，P19漏极接N7漏极；

N13栅极和P18栅极引出作为comp1的输入端a,栅极和P19栅极引出作为comp1的输入端b；P12漏极引出作为comp1的输出端c,P15漏极引出作为comp1的输出端d，P17栅极作为comp1的pd（pd是输入信号，为关断控制）。

comp2包括：两个结构相同差分输入比较器B、C，每个差分输入比较器具有两输入端和一输出端；B输入端e和C的输入端h相连作为comp2的输入端i,B的输入端f和C的输入端g相连作为comp2的输入端j,B的输出端k、C的输出端l作为comp2的输出端；

如图4所示，每个差分输入比较器B或C，包括：3个NMOS管N15～N17，2个PMOS管P20、P21；

N15源极接vdda，N15漏极接N16、N17源极；N16漏极接P20、P21栅极和PMOS管P20漏极；N17漏极接P21漏极；P20、P21源极接gnd；

N16栅极作为B或C的一输入端e或g；N17栅极作为B或C的另一输入端f或h；P21漏极作为B或C的输出端k或l，NMOS管N15栅极作为比较器B或C的pd，比较器B、C的pd相连后（即第二级比较电路中的pd）与comp1的pd相连。（pd是输入信号，为关断控制）

comp3包括：两个结构相同的差分输入比较器D、E；每个差分输入比较器具有两输入端和一输出端；D的输入端m和E的输入端p相连作为comp3的输入端q,D的输入端n和E的输入端o相连作为comp3的输入端r,D输出端s、E的输出端t作为comp3的输出端；

如图5所示，每个差分输入比较器D或E，包括：4个NMOS管N18～N21，4个PMOS管P22～P25；

N18、N19源极接vdda，N20源极接N18、N19漏极和N21源极；

N18栅极接N19栅极、N20漏极、P22漏极和P24、P25栅极，N20栅极接P22栅极作为D或E的一输入端m或o，N21栅极接P23栅极作为D或E的另一输入端n或p；

N21漏极接P23漏极作为D或E的输出端s或t；

P22源极接P23源极和P24、P25漏极，P24、P25源极接gnd。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (4)

1.一种低压差分信号传输接收器，包括：一接收器（REC）和一并联所述接收器（REC）的100Ω电阻（R1），其特征是：所述接收器包括三级顺序相连的比较电路（comp1～comp3）；

第一级比较电路（comp1），能实现1.125V～1.375V共模电压输入范围和交叉耦合的信号恢复，具有两输入端（a、b），两输出端（c、d）输出信号到第二级比较电路（comp2）；第一级比较电路（comp1）输入端（a、b）作为接收器（REC）的输入端；

第二级比较电路（comp2），具有两输入端（i、j）分别连接第一级比较电路（comp1）的输出端（c、d），具有两输出端（k、l）；

第三级比较电路（comp3），具有两输入端（q、r）分别连接第二级比较电路（comp2）的输出端（k、l）,具有两输出端（s、t），第三级比较电路（comp3）输出端（s、t）作为接收器（REC）的输出端；

第二级比较电路（comp2）、第三级比较电路（comp3），在高速信号下进一步恢复第一级比较电路（comp1）的不完整信号，整体实现对第一比较电路（comp1）的宽共模输入接收，全摆幅信号整形。

2.如权利要求1所述的低压差分信号传输接收器，其特征是：第一级比较电路（comp2）包括：具有偏置电路的轨到轨差分输入比较器（A），其具有14个NMOS管（N1～N14），17个PMOS管（P1～P19）和电阻（R2）；

NMOS管（N1～N7）的源极接电源(vdda)，NMOS管（N8～N12）源极分别依次对应接NMOS管（N3～N7）漏极，NMOS管（N13、N14）源极接NMOS管（N10）漏极；

NMOS管（N1、N2）栅极相连，NMOS管（N3、N5～N7）栅极相连，NMOS管（N4、N8～N12）栅极相连；

NMOS管（N1）栅漏短接，其栅极接PMOS管（P1）漏极；NMOS管（N2）漏极接PMOS管（P2）漏极和PMOS管（P1、P2）栅极；NMOS管（N8）漏极接NMOS管（N3）栅极和PMOS管（P5）漏极；NMOS管（N9）栅漏短后接PMOS管（P6）漏极；NMOS管（N11）漏极接PMOS管（P11、P12、P14）漏极和PMOS管（P12、P13）栅极;NMOS管（N12）漏极接PMOS管（P13、P15、P16）漏极和PMOS管（P14、P15）栅极;NMOS管（N13）漏极接PMOS管（P7、P9）漏极和PMOS管（P7、P8、P16）栅极；NMOS管（N14）漏极接PMOS管（P8、P10）漏极和PMOS管（P9、P10、P11）栅极；

PMOS管（P1）源极接PMOS管（P3）漏极；PMOS管（P2）源极接PMOS管（P4）漏极和PMOS管（P3～P6）栅极；PMOS管（P3）源极通过电阻（R2）接地（gnd），PMOS管（P4～P17）源极接地(gnd)；PMOS管（P18、P19）源极接PMOS管（P17）漏极；

PMOS管（P18）漏极接NMOS管（N6）漏极，PMOS管（P19）漏极接NMOS管（N7）漏极；

NMOS管（N13）栅极和PMOS管（P18）栅极引出作为第一级比较电路的输入端（a）,NMOS管（N14）栅极和PMOS管（P19）栅极引出作为第一级比较电路的输入端（b）；PMOS管（P12）漏极引出作为第一级比较电路的输出端（c）,PMOS管（P15）漏极引出作为第一级比较电路的输出端（d）。

3.如权利要求1所述的低压差分信号传输接收器，其特征是：第二级比较电路（comp2）包括：两个结构相同差分输入比较器（B、C），每个差分输入比较器具有两输入端和一输出端；差分输入比较器（B、C）的输入端（e、h）相连作为第二级比较电路（comp2）的输入端（i）,差分输入比较器（B、C）的输入端（f、g）相连作为第二级比较电路（comp2）的输入端（j）,差分输入比较器（B、C）的输出端（k、l）作为第二级比较电路（comp2）的输出端；

每个差分输入比较器（B或C），包括：3个NMOS管（N15～N17），2个PMOS管（P20、P21）；

NMOS管（N15）源极接电源(vdda),NMOS管（N15）漏极接NMOS管（N16、N17）源极；NMOS管（N16）漏极接PMOS管（P20、P21）栅极和PMOS管（P20）漏极；NMOS管（N17）漏极接PMOS管（P21）漏极；PMOS管（P20、P21）源极接地（gnd）；

NMOS管（N16）栅极作为差分输入比较器（B或C）的一输入端（e或g）；NMOS管（N17）栅极作为差分输入比较器（B或C）的另一输入端（f或h）；PMOS管（P21）漏极作为差分输入比较器（B或C）的输出端（k或l）。

4.如权利要求1所述的低压差分信号传输接收器，其特征是：第三级比较电路（comp3）包括：两个结构相同的差分输入比较器（D、E），每个差分输入比较器具有两输入端和一输出端；差分输入比较器（D、E）的输入端（m、p）相连作为第三级比较电路（comp3）的输入端（q）,差分输入比较器（D、E）的输入端（n、o）相连作为第三级比较电路（comp3）的输入端（r）,差分输入比较器（D、E）的输出端（s、t）作为第三级比较电路（comp3）的输出端；

每个差分输入比较器（D或E），包括：4个NMOS管（N18～N21），4个PMOS管（P22～P25）；

NMOS管（N18、N19）源极接电源（vdda），NMOS管（N20）源极接NMOS管（N18、N19）漏极和NMOS管（N21）源极；

NMOS管（N18）栅极接NMOS管（N19）栅极、NMOS管（N20）漏极、PMOS管（P22）漏极和PMOS管（P24、P25）栅极，NMOS管（N20）栅极接PMOS管（P22）栅极作为差分输入比较器（D或E）的一输入端（m或o），NMOS管（N21）栅极接PMOS管（P23）栅极作为比较器（D或E）的另一输入端（n或p）；

NMOS管（N21）漏极接PMOS管（P23）漏极作为差分输入比较器（D或E）的输出端（s或t）；

PMOS管（P22）源极接PMOS管（P23）源极和PMOS管（P24、P25）漏极，PMOS管（P24、P25）源极接地（gnd）。

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