CN103515408A - 发光组件芯片组及其电路与焊线连结方法 - Google Patents

发光组件芯片组及其电路与焊线连结方法 Download PDF

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CN103515408A CN201210236523.7A CN201210236523A CN103515408A CN 103515408 A CN103515408 A CN 103515408A CN 201210236523 A CN201210236523 A CN 201210236523A CN 103515408 A CN103515408 A CN 103515408A
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赖杰隆
陈贤文
赖明和
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Abstract

一种发光组件芯片组及其电路与焊线连结方法，该发光组件芯片组包括：数组排设的多个发光组件芯片、串联各排的发光组件芯片且令各排之间形成并联的第一焊线、以及电性连接位于2乘2矩阵的对角处的两发光组件芯片的至少一第二焊线。借由该第二焊线的布设，能导引电流绕过故障的发光组件芯片，而使电流能经过同一串联的其它发光组件芯片，所以可提升该发光组件芯片组的电性可靠度。

Description

发光组件芯片组及其电路与焊线连结方法
技术领域
本发明涉及一种发光组件芯片组，尤指一种发光组件芯片组(例如LED)及其电路与焊线连结方法。
背景技术
于发光二极管（LED,Light Emitting Diode）的封装领域中，为了提升LED的功效，一个封装件中通常会排设多个LED芯片，且大多采用定电流控制，使每一个LED芯片的发光特性一致，所以电路设计大多使用串联设计或串并联设计，如图1所示的串并联的LED芯片组1，但该些串并联设计中，只要其中一个LED芯片10’故障（如图1所示的虚线圆圈处），串联的其它LED芯片10就会不亮，仅剩两组串联导通（如图1所示的箭头），因而产生良率与可靠度问题。
为避免上述的缺失，美国专利第20080099772号揭示一种发光二极管模块2，如图2A至图2C所示，其于一基板20上形成多个由一n型层22与一p型层23所构成的LED组件21，并于该n型层22与p型层23之间形成pn接面（pn junction），以当电流经过该pn接面时，该LED组件21会发光，且每一个LED组件21具有一n电极垫220与一p电极垫230，以利用一金属导电层24电性连接该些n电极垫220与该些p电极垫230。
此外，该些LED组件21为数组排设，以借由该金属导电层24形成串并联的导电途径，如图2B所示，将五个LED组件21串联成一列，再将三列相互并联，并将上、下相邻的LED组件21的p电极垫230与p电极垫230并联。因此，如图2C所示的其相对应的电路图，当其中一个LED组件21’故障时，电流S会绕过故障的LED组件21’，使串联的其它LED组件21依然可发光，如图2C中的箭头所示，所以可克服传统串并联的缺失，以增加发光二极管模块串并联设计的可靠度。
但是，现有发光二极管模块2采用半导体集成电路工艺进行制作，例如，黄光工艺、涂布工艺、曝光显影工艺、蚀刻工艺、化学沉积工艺等，导致成本过高，工艺时间冗长，且工艺相当复杂。
因此，如何克服上述现有技术的问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种不足，本发明的主要目的在于提供一种发光组件芯片组及其电路与焊线连结方法，所以可提升该发光组件芯片组的电性可靠度。
本发明的发光组件芯片组，包括：多个发光组件芯片，其排成m排k列的数组，且m为大于1的整数，k为大于1的整数，且位于相邻两排与相邻两列相交对应的四个该发光组件芯片定义为2乘2矩阵；多个第一焊线，其串联各排中的发光组件芯片，且并联各排端处的发光组件芯片；以及至少一第二焊线，其电性连接位于该2乘2矩阵对角处的两发光组件芯片。
前述的发光组件芯片组中，该发光组件芯片具有p电极与n电极，且同一p电极上或同一n电极上连接多个条该第二焊线。
前述的发光组件芯片组中，该发光组件芯片具有p电极与n电极，且一部分的该第一与第二焊线堆栈于该p电极或n电极上。
前述的发光组件芯片组中，该发光组件芯片具有p电极与n电极，且一部分的该第一与第二焊线电性连接该发光组件芯片的p电极或n电极。
前述的发光组件芯片组中，该发光组件芯片具有p电极与n电极，且该串联借由该第一焊线电性连接同一排的第一列至第k列的相邻两发光组件芯片间的p电极与n电极所构成。
前述的发光组件芯片组中，该发光组件芯片具有p电极与n电极，且该并联借由该第一焊线电性连接第一列的所有发光组件芯片的p电极或n电极所构成、或第k列的所有发光组件芯片的p电极或n电极所构成。
前述的发光组件芯片组中，各该发光组件芯片具有p电极与n电极，以令该第二焊线的两端分别电性连接该2乘2矩阵的对角处的其中一发光组件芯片的p电极与另一发光组件芯片的n电极上。
前述的发光组件芯片组中，该2乘2矩阵为多个时，该第二焊线还电性连接另一2乘2矩阵的同一列的两发光组件芯片。
前述的发光组件芯片组中，该2乘2矩阵为多个时，各该发光组件芯片具有p电极与n电极，以令该些第二焊线还电性连接另一2乘2矩阵的同一列的两发光组件芯片的p电极或n电极上。
前述的发光组件芯片组中，该2乘2矩阵为多个时，该第二焊线电性连接该m排k列数组的任一2乘2矩阵中不同排的两发光组件芯片
前述的发光组件芯片组中，该第一焊线的数量大于或等于(k+1)×m-2条。
前述的发光组件芯片组中，该第二焊线的数量大于或等于(k-1)×(m-1)条。
前述的发光组件芯片组还包括承载件，用于设置该些数组排设的发光组件芯片。还包括封装胶体，其形成于该承载件上，以包覆该些发光组件芯片及该第一与第二焊线。
本发明还提供一种发光组件芯片组的电路，其包括：多个发光组件芯片；多个第一焊线，其串联与并联各该发光组件芯片，以电性连结成m排k列的数组电路，且m为大于1的整数，k为大于1的整数，并将导电路径位于相邻两排与相邻两列相交对应的四个该发光组件芯片定义为2乘2矩阵电路；以及至少一第二焊线，其电性连接位于该2乘2矩阵电路对角处的两发光组件芯片。
前述的电路中，该些发光组件芯片为非数组排设。
前述的电路中，该2乘2矩阵电路为多个时，该第二焊线电性连接该m排k列数组电路的任一2乘2矩阵电路中不同排的两发光组件芯片。
本发明还提供一种发光组件芯片组的焊线连结方法，通过于排成m排k列的发光组件芯片数组上进行打线工艺，且m为大于1的整数，k为大于1的整数，该焊线连结方法包括：位于相邻两排与相邻两列相交对应的四个该发光组件芯片定义为2乘2矩阵；至少一焊线连接位于该2乘2矩阵的对角处的两发光组件芯片，且该两发光组件芯片的位置分别为第i排第j列及第i＋1排第j＋1列、或分别为第i排第j＋1列及第i＋1排j列；i为大于0的整数；j为大于0的整数；i＋1为不大于m的整数；以及j＋1为不大于k的整数。
前述的连结方法还包括串联各排中的相邻发光组件芯片的电极，且并联各排的相对两端处的发光组件芯片的电极。
前述的连结方法中，该2乘2矩阵为多个时，该焊线还电性连接另一2乘2矩阵的同一列的两发光组件芯片。
前述的连结方法中，该2乘2矩阵为多个时，该焊线电性连接该m排k列数组的任一2乘2矩阵中不同排的两发光组件芯片。
本发明另提供一种发光组件芯片组的焊线连结方法，用以于多个发光组件芯片上进行打线工艺，该焊线连结方法包括：电性连结成m排k列的数组电路，且m为大于1的整数，k为大于1的整数，并将导电路径位于相邻两排与相邻两列相交对应的四个该发光组件芯片定义为2乘2矩阵电路；至少一焊线连接导电路径位于该2乘2矩阵电路的对角处的两发光组件芯片，且该两发光组件芯片的导电路径位置分别为第i排第j列及第i＋1排第j＋1列、或分别为第i排第j＋1列及第i＋1排j列；i为大于0的整数；j为大于0的整数；i＋1为不大于m的整数；以及j＋1为不大于k的整数。
前述的连结方法中，该m排k列的数组电路由串联与并联组成。
前述的连结方法中，该些发光组件芯片为非数组排设。
前述的连结方法中，该2乘2矩阵电路为多个时，该焊线还电性连接另一2乘2矩阵电路的同一列的两发光组件芯片。
另外，前述的连结方法中，该2乘2矩阵电路为多个时，该焊线电性连接该m排k列数组电路的任一2乘2矩阵电路中不同排的两发光组件芯片。
由上可知，本发明的发光组件芯片组及其电路与焊线连结方法，不论发光组件芯片组呈数组排设或非数组排设，借由第二焊线的连结方法，以当其中一发光组件芯片故障时，不会影响同一串联的其它发光组件芯片的运作，所以可增进该发光组件芯片组的可靠度。
此外，借由焊线作为连结方法，其相比于现有技术的半导体集成电路工艺，本发明的工艺简单，且工艺时间短，所以能大幅降低制作成本。
附图说明
图1为现有LED芯片组的布设的电路图；
图2A至图2C为美国专利第20080099772号的发光二极管模块的示意图；
图3A为本发明的发光组件芯片组的布设的上视示意图；
图3B为本发明的发光组件芯片组的打线方法的剖视示意图；
图4A及图4B为本发明的发光组件芯片组的布设的电路图；
图5A至图5C为本发明的发光组件芯片组的布设的电路图的其中一实施例；
图6A至图6C为本发明的发光组件芯片组的布设的电路图的其中一实施例；
图7A至图7C为本发明的发光组件芯片组的布设的电路图的其中一实施例；
图8A为本发明的发光组件芯片组的焊线连结方法的示意图；
图8B为本发明的发光组件芯片组的m排k列的数组的坐标示意图；以及
图9为本发明的发光组件芯片组的布设的上视示意图。
主要组件符号说明
Figure BDA00001864989000061
具体实施方式
以下借由特定的具体实施例说明本发明的实施方法，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。例如，本文中的“第一焊线”仅意指用作串并联，“第二焊线”仅意指用作导引电流，而非限定第一焊线的线宽小于第二焊线的线宽。
图3A为本发明发光组件芯片组3的布设的上视示意图。
所述的发光组件芯片组3包括：一承载件（图略）、多个发光组件芯片30、多个第一焊线31a,31b、以及多个第二焊线32。
所述的承载件设置该些发光组件芯片30。
所述的发光组件芯片30排成m排k列的数组，且m为大于1的整数，k为大于1的整数，如图3A所示的三排五列，且将位于任意相邻两排与任意相邻两列所相交对应的四个该发光组件芯片30定义为2乘2矩阵A，如图3A所示的虚线矩形圈。
于本实施例中，该发光组件芯片30具有多个电极300，该些电极300分为p电极与n电极。此外，该发光组件芯片30可为organiclight-emitting diode(OLED)、polymer light emitting diode(PLED)、固态LED、Laser Diode(LD)或Vertical Cavity Surface EmittingLaser(VCSEL)。
所述的第一焊线31a,31b串联各排的发光组件芯片30，且令各排之间形成并联，如图3A所示，将五个发光组件芯片30串联成一排，再将该三排相互并联。
于本实施例中，该第一焊线31a电性连接该发光组件芯片30的p电极或n电极。具体地，其中一些该第一焊线31a的两端分别电性连接同一排中相邻的两发光组件芯片30间的其中一发光组件芯片30的p电极与另一发光组件芯片30的n电极上，以构成串联。
此外，另一些该第一焊线31b的两端电性连接第一列的所有发光组件芯片30的n电极，又一些该第一焊线31b的两端电性连接第五列的所有发光组件芯片30的p电极，以构成并联。
所述的第二焊线32电性连接位于该2乘2矩阵A的对角处的两发光组件芯片30，如图3A所示的粗斜线。
于本实施例中，该第二焊线32电性连接该发光组件芯片30的p电极或n电极。具体地，该第二焊线32的两端分别电性连接至该2乘2矩阵A对角处的其中一发光组件芯片30的p电极与另一发光组件芯片30的n电极上。
此外，如图3B所示，一部分的电极300（p电极或n电极）上堆栈该第一与第二焊线31a,32；详细地，该第二焊线32的球端320堆栈于该第一焊线31a的球端310上。
如图4A及图4B所示，若该2乘2矩阵A中的其中一发光组件芯片30’故障失效，电流将经由该第二焊线32导引（如图中箭头方向）至未故障的发光组件芯片30，而不通过该故障的发光组件芯片30’，使串联的同排其它发光组件芯片30依然可发光，所以三组串联均能导通（如图4A及图4B所示的箭头）。
图5A至图5C、图6A至图6C及图7A至图7C为两排三列的串并联的不同实施例的设计图。其中，该第二焊线32’还电性连接至该2乘2矩阵A同一列的两发光组件芯片30。
如图5C及图7A所示，所述的第二焊线32’电性连接同一列相邻的两发光组件芯片30的n电极。
此外，如图6C、图7B及图7C所示，该第二焊线32’电性连接同一列相邻的发光组件芯片30的p电极。
另外，于后续工艺中，将形成封装胶体（图略）于该承载件上，以包覆该些发光组件芯片30、第一与第二焊线31a,31b,32,32’。
本发明借由在同一电极300上连结至少两条的焊线，其中一条焊线（第一焊线31a）作为原本串联电路使用，其它条焊线（第二焊线32,32’）连接到其它串联线路，以构成焊线数组（wire bonding matrix），因而能够提升该发光组件芯片组3的电性可靠度。
本发明提供一种发光组件芯片组3的焊线连结方法，如图8A及图8B所示，于排成m排k列的发光组件芯片30a,30b,30c,30d数组上进行打线工艺，且m为大于1的整数，k为大于1的整数。
所述的焊线连结方法先借由第一焊线31a,31b串联各排中的相邻发光组件芯片30，且令各排位于上端的所有发光组件芯片30的p电极形成并联、及各排位于下端的所有发光组件芯片30的n电极形成并联。因此，该第一焊线31a,31b的数量大于或等于(k+1)×m-2条。
接着，将位于任意相邻两排与任意相邻两列相交对应的四个该发光组件芯片定义为2乘2矩阵A，再将该第二焊线32连接位于该2乘2矩阵A对角处的发光组件芯片30a,30b，且其中一发光组件芯片30a位于第i排的第j列，而另一发光组件芯片30b位于第i＋1排的第j＋1列。于本实施例中，i为大于0的整数，j为大于0的整数，i＋1为不大于m的整数，j＋1为不大于k的整数，使该第二焊线32的打线方向朝图中右上方或左下方。
本发明的焊线连结方法还将该第二焊线32连接位于另一2乘2矩阵A’对角处的发光组件芯片30c,30d，且其中一发光组件芯片30c位于第i排第j＋1列，而另一发光组件芯片30d位于第i＋1排j列。于本实施例中，i为大于0的整数，j为大于0的整数，i＋1为不大于m的整数，j＋1为不大于k的整数，使该第二焊线32的打线方向朝图中右下方或左上方。
本发明的焊线连结方法也可将该第二焊线32’电性连接至任一2乘2矩阵A”的同一列的两发光组件芯片30。
此外，可依需求，于同一电极上连接多个条第二焊线32，如图8A所示，该发光组件芯片30d的同一n电极上连接两条第二焊线32。
因此，该2乘2矩阵A的数量为(m-1)(k-1)个，且该第二焊线32的数量大于或等于(k-1)×(m-1)条。
另外，本发明的该些发光组件芯片30可随意布设，呈非数组排设（如图9所示）、或者于数组中的其中一排的部分发光组件芯片30偏离，只要电性连接后的电路与图8A所示的电路等效即可，所以本发明提供一种电路及其连结方式，以第一焊线31a,31b进行串联与并联，并以第二焊线32,32’作为导通电流途径，其电路经简化的导电路径构成数组电路，并将导电路径位于相邻两排与相邻两列相交对应的四个该发光组件芯片30定义为2乘2矩阵电路。
综上所述，本发明的发光组件芯片组及其焊线连结方法，主要借由第二焊线的连结方法，以导引电流绕过故障的发光组件芯片，使同一串联的其它发光组件芯片保持运作，因而有效提升该发光组件芯片组的电性可靠度。
此外，借由焊线作为连结方法，不仅工艺简单，且工艺时间短，所以能大幅降低制作成本。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (26)

1.一种发光组件芯片组，其包括：
多个发光组件芯片，其为排成m排k列的数组，且m为大于1的整数，k为大于1的整数，且位于相邻两排与相邻两列相交对应的四个该发光组件芯片定义为2乘2矩阵；
多个第一焊线，其串联各排中的发光组件芯片，且并联各排端处的发光组件芯片；以及
至少一第二焊线，其电性连接位于该2乘2矩阵对角处的两发光组件芯片。
2.根据权利要求1所述的发光组件芯片组，其特征在于，该发光组件芯片具有p电极与n电极，且同一p电极上或同一n电极上连接多个条该第二焊线。
3.根据权利要求1所述的发光组件芯片组，其特征在于，该发光组件芯片具有p电极与n电极，且一部分的该第一与第二焊线堆栈于该p电极或n电极上。
4.根据权利要求1所述的发光组件芯片组，其特征在于，该发光组件芯片具有p电极与n电极，且一部分的该第一与第二焊线电性连接该发光组件芯片的p电极或n电极。
5.根据权利要求1所述的发光组件芯片组，其特征在于，该发光组件芯片具有p电极与n电极，且该串联借由该第一焊线电性连接同一排的第一列至第k列的相邻两发光组件芯片间的p电极与n电极所构成。
6.根据权利要求1所述的发光组件芯片组，其特征在于，该发光组件芯片具有p电极与n电极，且该并联借由该第一焊线电性连接第一列的所有发光组件芯片的p电极或n电极所构成、或第k列的所有发光组件芯片的p电极或n电极所构成。
7.根据权利要求1所述的发光组件芯片组，其特征在于，各该发光组件芯片具有p电极与n电极，以令该第二焊线的两端分别电性连接该2乘2矩阵的对角处的其中一发光组件芯片的p电极与另一发光组件芯片的n电极上。
8.根据权利要求1所述的发光组件芯片组，其特征在于，该2乘2矩阵为多个时，该第二焊线还电性连接另一2乘2矩阵的同一列的两发光组件芯片。
9.根据权利要求1所述的发光组件芯片组，其特征在于，该2乘2矩阵为多个时，各该发光组件芯片具有p电极与n电极，以令该些第二焊线还电性连接另一2乘2矩阵的同一列的两发光组件芯片的p电极或n电极上。
10.根据权利要求1所述的发光组件芯片组，其特征在于，该2乘2矩阵为多个时，该第二焊线电性连接该m排k列数组的任一2乘2矩阵中不同排的两发光组件芯片。
11.根据权利要求1所述的发光组件芯片组，其特征在于，该第一焊线的数量大于或等于(k+1)×m-2条。
12.根据权利要求1所述的发光组件芯片组，其特征在于，该第二焊线的数量大于或等于(k-1)×(m-1)条。
13.根据权利要求1所述的发光组件芯片组，其特征在于，该芯片组还包括承载件，用于设置该些数组排设的发光组件芯片。
14.根据权利要求13所述的发光组件芯片组，其特征在于，该芯片组还包括封装胶体，其形成于该承载件上，以包覆该些发光组件芯片及该第一与第二焊线。
15.一种发光组件芯片组的电路，其包括：
多个发光组件芯片；
多个第一焊线，其串联与并联各该发光组件芯片，以电性连结成m排k列的数组电路，且m为大于1的整数，k为大于1的整数，并将导电路径位于相邻两排与相邻两列相交对应的四个该发光组件芯片定义为2乘2矩阵电路；以及
至少一第二焊线，其电性连接位于该2乘2矩阵电路对角处的两发光组件芯片。
16.根据权利要求15所述的发光组件芯片组的电路，其特征在于，该些发光组件芯片为非数组排设。
17.根据权利要求15所述的发光组件芯片组的电路，其特征在于，该2乘2矩阵电路为多个时，该第二焊线电性连接该m排k列数组电路的任一2乘2矩阵电路中不同排的两发光组件芯片。
18.一种发光组件芯片组的焊线连结方法，用以于排成m排k列的发光组件芯片数组上进行打线工艺，且m为大于1的整数，k为大于1的整数，该焊线连结方法包括：
位于相邻两排与相邻两列相交对应的四个该发光组件芯片定义为2乘2矩阵；
至少一焊线连接位于该2乘2矩阵的对角处的两发光组件芯片，且该两发光组件芯片的位置分别为第i排第j列及第i＋1排第j＋1列、或分别为第i排第j＋1列及第i＋1排j列；
i为大于0的整数；
j为大于0的整数；
i＋1为不大于m的整数；以及
j＋1为不大于k的整数。
19.根据权利要求1所述的焊线连结方法，其特征在于，该方法还包括串联各排中的相邻发光组件芯片的电极，且并联各排端处的发光组件芯片的电极。
20.根据权利要求18所述的焊线连结方法，其特征在于，该2乘2矩阵为多个时，该焊线还电性连接另一2乘2矩阵的同一列的两发光组件芯片。
21.根据权利要求18所述的焊线连结方法，其特征在于，该2乘2矩阵为多个时，该焊线电性连接该m排k列数组的任一2乘2矩阵中不同排的两发光组件芯片。
22.一种发光组件芯片组的焊线连结方法，于多个发光组件芯片上进行打线工艺，该焊线连结方法包括：
电性连结成m排k列的数组电路，且m为大于1的整数，k为大于1的整数，并将导电路径位于相邻两排与相邻两列相交对应的四个该发光组件芯片定义为2乘2矩阵电路；
至少一焊线连接导电路径位于该2乘2矩阵电路的对角处的两发光组件芯片，且该两发光组件芯片的导电路径位置分别为第i排第j列及第i＋1排第j＋1列、或分别为第i排第j＋1列及第i＋1排j列；
i为大于0的整数；
j为大于0的整数；
i＋1为不大于m的整数；以及
j＋1为不大于k的整数。
23.根据权利要求22所述的焊线连结方法，其特征在于，该m排k列的数组电路由串联与并联组成。
24.根据权利要求22所述的焊线连结方法，其特征在于，该些发光组件芯片为非数组排设。
25.根据权利要求22所述的焊线连结方法，其特征在于，该2乘2矩阵电路为多个时，该焊线还电性连接另一2乘2矩阵电路的同一列的两发光组件芯片。
26.根据权利要求22所述的焊线连结方法，其特征在于，该2乘2矩阵电路为多个时，该焊线电性连接该m排k列数组电路的任一2乘2矩阵电路中不同排的两发光组件芯片。
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