CN103514061B - 用于错误校正的装置和方法 - Google Patents

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Abstract

本发明涉及用于打破陷阱集的装置和方法。一种错误校正数据处理装置，包括噪声预测校准电路，能够操作来，基于第一数据集对滤波器系数的第一集合进行校准，以及基于第二数据集对滤波器系数的第二集合进行校准；第一噪声预测检测器，能够操作来接收滤波器系数的第一集合。该装置还包括解码器，能够操作来使用第一噪声预测检测器执行第一全局迭代，并确定违规检查计数值；以及第二噪声预测检测器，能够操作来：如果违规检查计数值小于规定值，那么接收滤波器系数的第二集合，或者如果违规检查计数值大于所述规定值，那么接收滤波器系数的第一集合。

Description

用于错误校正的装置和方法
技术领域
本发明涉及用于打破陷阱集(trappingset)的装置和方法，具体的，涉及误差校正数据处理装置和用于改进数据处理系统中的误差校正的方法。
背景技术
已经开发了各种数据传送系统，包括：存储系统、蜂窝电话系统和无线传输系统。在每一种系统中，数据经由某种介质从发送方传送到接收方。例如，在存储系统中，数据从发送方(例如，通过写功能)传送到存储介质，并从存储介质传送到接收方(例如，通过读操作)。任何数据传送的效率都会受到由各种因素导致的损耗的影响。在某些情况中，使用编码/解码处理来增强系统检测数据误差并校正这些误差的能力。
在误差检测和校正应用中，在尝试恢复码字(例如，误差校正编码数据)时，采用误差校正的解码器会遭遇一个或多个阻碍该解码器对码字进行适当地解码的陷阱集(trappingset)。为了改进误差校正，解码器与检测器之间的turbo迭代可以采用不同的技术，以便例如：(i)打破陷阱集和/或(ii)防止误差校正解码器收敛在陷阱集上。
发明内容
根据本发明的一个实施例，用于改进数据处理系统中的误差校正的方法包括以下步骤：基于第一数据集来校准滤波器系数的第一集合，以及基于第二数据集来校准滤波器系数的第二集合；通过第一噪声预测检测器接收滤波器系数的第一集合；使用第一噪声预测检测器和解码器来执行第一全局迭代，并确定违规检查计数值；以及如果违规检查计数值小于规定值，那么通过第二噪声预测检测器接收滤波器系数的第二集合，替代地，如果违规检查计数值大于所述规定值，那么通过第二噪声预测检测器接收滤波器系数的第一集合。其它描述的实施例还包括误差校正数据处理装置和数据处理系统。
通过结合附图阅读的下面的对本发明实施例的详细描述，本发明实施例将变得显而易见。
附图说明
下面的附图通过示例的方式来呈现且并无限制，其中，相同的附图标记(当使用时)指示若干个示图中的对应元素，并且，其中：
图1是示出对于本发明的一个或多个实施例有用的示例性通信装置的功能框图；
图2示出根据本发明实施例的噪声预测校准(NPCAL)和噪声预测滤波(NPFIR)加载架构的示例性部件；
图3示出根据本发明实施例使用的NPCAL架构的示例性部件；
图4是示例数据的表，其示出对于陷阱集失败的应用到现有技术的系统的示例性数据分区(datasector)的收敛行为(左侧列)，以及收敛的应用于根据本发明的装置的相同的数据分区的行为(右侧列)；
图5是示出根据本发明实施例的、根据图2中示出的架构的示例方法的至少一部分的流程图；以及
图6是示出适合于执行根据本发明实施例的方法的示例电子系统的至少一部分的框图。
应该认识到，图中元件出于简单明了的目的而示出。为了促进对所示的实施例的阻碍更少的观察，可以不示出在可商用实施例中有用或必须的常用但众所周知的要素。
具体实施方式
在此，将在适合于被应用到读通道通信装置的噪声预测校准(NPCAL)和噪声预测滤波(NPFIR)加载技术的示例性实施例的上下文中描述本发明的原理。但是，应该认识到，本发明并不限于在此示例性地示出并描述的具体装置和方法。
虽然在此本将参考低密度奇偶校验(LDPC)和最大后验(MAP)技术来描述发明的示例性实施例，但是应该认识到，本发明并不限于仅与这些特定技术一起使用。此外，对于本领域技术人员显而易见的是，在给出本文中的教导的情况下，可以对所示出的实施例进行大量的修改，这些也都在本发明的范围内。也就是说，并不意图，也不应认为，存在与在此描述的具体实施例相干的限制。
作为初步的内容，出于阐明和描述本发明实施例的目的，下面的表提供对作为在此使用的术语的某些首字母缩写及其对应定义的总览：
首字母缩写 定义
NPCAL 噪声预测校准
NPFIR 噪声预测有限脉冲响应
LDPC 低密度奇偶校验
MAP 最大后验
HDD 硬盘驱动器
SNR 信噪比
FIR 有限脉冲响应
SOVA 软输出维特比(Viterbi)算法
LMS 最小均方
DFIR 数字有限脉冲响应
ADC 模数转换
NRZ 非归零
ROM 只读存储器
RAM 随机存取存储器
DSP 数字信号处理器
CPU 中央处理单元
首字母缩写定义表
图1是用于存储装置(诸如，硬盘驱动器(HDD))的通信装置100，本发明的技术可以被用于该通信装置100。生成被称为原始信息数据的比特集的数据源105在系统100的写路径中，该比特集被提供给LDPC编码器110。
在HDD的例子中，数据集可以是来自HDD的存储介质的扇区。顾名思义，LDPC编码器110是误差校正编码器，其使用LDPC误差编码校正技术来将原始信息数据编码为码字。使用迭代的误差校正码(LDPC码)来实现对给定信噪比(SNR)的更低的比特误差率。该技术被用来控制在不可靠的或有噪声的通信信道中的数据传输中的误差。应当认识到，在本发明的不同实施例中可以其它适合的编码技术。码字被提供给交织器(Π)115，在该交织器115中，码字被以非相连(non-contiguous)的方式布置并提供给信道120。对码字进行交织的一个益处是可以降低在码字被存储在例如HDD盘片上后，猝发误差(bursterrors)对码字恢复的影响。例如，通道120可以是存储介质或通信介质，也即其可以是或者包括信道。
在读取路径中，在通道120中从介质取回模拟数据，在该通道中对数据执行处理，诸如：放大、模数转换、有限脉冲响应(FIR)滤波、均衡，以及适合于从介质取回数据的其它处理技术。检测器125从通道120接收码字。读取路径中的检测器可以是在本领域中已知的其它类型的通道检测器，诸如：软输出维特比算法(SOVA)检测器或MAP算法检测器。基于在此提供的公开，本领域中的普通技术人员将能够认识到可以根据本发明的不同实施例使用的各种通道检测器。在本发明的本实施例中，检测器125和检测器150是本领域中众所周知的实现MAP检测技术的噪声预测通道检测器。在本发明的该实施例中，检测器125和检测器150包括用于分支度量计算的NP滤波。NPCAL电路170包括最小均方(LMS)算法，其作为一种自适应滤波器，被用来通过找到在数据正在被读取时与产生误差信号(即，理想信号与实际信号之间的差)的最小均方有关的滤波器系数，来模拟理想滤波器。NPCAL电路170被连接到NPFIR滤波器加载电路180，该NPFIR滤波器加载电路180用于通过信号路径165的方式将滤波器系数加载到检测器125和150中。采用来自通道120的输出，NPCAL电路170校准或训练(train)数据以实现用于检测器125和150中的噪声预测滤波器(在数据正在被读取时)的滤波器系数。也就是说，其在适应地处理，以便进行自我调整并持续更新滤波器系数，以用于检测器125和150处的对噪声的改进的滤波。由于码字的比特在写路径中被交织并且为了稍后的解码需要重新布置回原始顺序，因此使用去交织器(Π-1)130对来自检测器125的输出进行去交织。去交织器(Π-1)130将去交织的码字提供给LDPC解码器135。
LDPC解码器135执行数据解码处理，在此，解码的数据被作为硬判决通过输出160的方式提供或者被提供给交织器(Π)140。通常，在通过LDPC解码器135应用的数据解码处理收敛的情况下，收敛结果被作为硬判决在输出160处提供，并且针对该特定数据集完成处理。当(i)LDPC解码器135得到具有零校验子(syndrome)(即，违规检查的数量是零)的收敛码字时，或者当(Π)LDPC解码器135在未得到正确解码的码字的情况下执行最大允许数量的本地(local)迭代，即，LDPC解码器135失败时，LDPC解码器135终止。当解码器135终止时，其将解码的码字作为硬判决在输出160处输出。应当注意，在本发明的不同实施例可以使用其它适合的解码技术。
替代地，如果在预定数量的全局迭代后，LDPC解码器135未收敛在有效码字上，那么(i)确定未满足的校验节点值，并且(ii)将未满足的校验节点值与指定的阈值(例如，20)进行比较。可以使用指定阈值(其可以经验性确定)来预测解码器135是否已经(i)收敛在陷阱集上，或者(ii)遭遇了不对应于在陷阱集上的收敛的通信通道中的错误。如果未满足的校验节点值大于或等于指定阈值，那么很可能解码器135已经遭遇了通信通道中的错误。这样的错误可能是由于例如HDD盘片上的瑕疵或通信通道中的过量的噪声造成的。当发生这样的错误时，可能需要诸如重新读取数据的进一步的动作，注入，重新读取数据，以恢复正确的码字。在某些情况中，解码器135可能不能够恢复正确的码字。如果未满足的校验节点的值小于指定阈值，那么很可能解码器135已经在陷阱集失败或错误上收敛了。当出现陷阱集时，可以使用一些技术，诸如根据本发明在此公开的那些技术，来打破陷阱并使解码器收敛。
在检测器125与检测器135之间的第一全局迭代并且数据解码处理收敛失败后，未收敛数据集被提供给用于交织的交织器(Π)140，并被提供给检测器150，在检测器150中，执行由LDPC解码器135生成的输出数据辅助的后续数据检测。在检测器150开始检查处理之前，由NPCAL电路170处理的滤波器系数被通过信号路径165的方式从NPFIR滤波器加载电路180加载在检测器150中。这确保了最近计算的滤波器系数被检测器150所使用。通过使用先前生成的数据，检测器150通常以提高的精度执行后续的检测。由于数据在先前被交织了，因此该后续通道检测的输出被传递到去交织器(Π-1)145。交织的数据被提供给LDPC解码器135，在这里，通过执行一次或多次解码迭代(“本地迭代”)尝试生成正确解码的码字，其提供了到该数据的另一个解码通路(pass)。与第一迭代类似，对数据是否收敛作出判决。在数据收敛的情况下，LDPC解码器135将其输出作为硬判决写到输出160，并且完成针对特定数据集的处理。替代地，在数据不收敛的情况下，LDPC解码器135将其输出提供给交织器(Π)140，在交织器(Π)140中，在需要和可能时，该输出被传递回检测器150以用另一全局迭代。虽然出于简洁图示的目的在图1中示出了简单架构，但是将认识到，可以与本发明一致地采用具有多个原点(originationpoint)和输入/输出布置以及不同的拓扑结构的可比较架构。
通常，置信传播(belief-propagation)解码器(例如，LDPC解码器135)为次优解码器，其以本地操作方式在校验节点(例如，奇偶校验节点)与变量节点(例如，比特节点)之间迭代地传递可靠性信息。校验节点和变量节点仅知道来自其相邻节点(连接的节点)的信息。
由于LDPC码中存在循环(cycle)，因此这样的解码器会遭遇小的错误，诸如上文提到的陷阱集错误。根据本发明实施例，陷阱集错误是通过在读通道系统中的NPCAL和NPFIR滤波器加载来实现的，其中，使用噪声预测检测器(例如，检测器125和检测器150)。
在消息传递解码的初始阶段中，特别低概率噪声样品的存在，一个特定陷阱集(称为初始陷阱集)内部的变量节点经历针对不正确的比特值的可靠性评估中的较大增长。该信息被传播到陷阱集中的其它变量节点，其中的某些陷阱集自身已经具有不可靠比特评估。在该初始偏置后，通常，外部变量开始对其初始不正确评价进行校正。但是，在此时之前，在陷阱集中的变量节点已经将它们的决定显著地向误差值偏置了。由于只有极少的校验节点能够检测陷阱集内的错误，因此该错误信息持续存在于图中，直到解码处理结束。根据本发明实施例，防止陷阱集失败的一种有效方式是在解码器到达导致陷阱集的其“饱和”阶段之前对通道加扰。
根据本发明实施例，使用解码器与检测器之间的turbo迭代来改善性能；例如，图1中示出的LDPC解码器135和检测器150。Turbo迭代自然地将一定程度的干扰引入到LDPC解码器，从而导致瞬时的陷阱集失败(错误模式从全局迭代变为全局迭代)。在某些情况中，来自检测器的干扰对于打破导致陷阱集的强噪声仍然是非常有限的，因此需要更强的干扰。在本发明的一个实施例中，在第二和以后的全局迭代中的检测期间，第二检测器被修改以打破陷阱集；例如，在第二和以后的全局迭代中修改检测器150的检测。在第一检测器与解码器之间的第一全局迭代结束(即，检测器和第一解码器运行结束)后，如果错误事件很可能是陷阱集错误(即，未满足的检查的数量小于规定(例如，编程)的阈值)，那么根据本发明实施例，不同的噪声预测滤波器系数被加载在第二检测器中以用于剩下的全局迭代。这样可以有效地打破噪声模式(noisepattern)，从而导致解码器的收敛。
本发明实施例涉及提供用于校正在对码字进行解码时发生的小错误(诸如，陷阱集错误)的替代实现方式的装置和技术。特别地，图2示出根据本发明一个实施例的NPCAL和NPFIR滤波器加载结构200的示例性部件。图2是在图1中示出的具有噪声预测检测器的示例性通信装置100的上下文中进行讨论的，但并不限于该布置。
在NPCAL和NPFIR滤波器加载结构200中，在通道后的读取路径中存在第一检测器并且在后端处存在第二检测器，例如，如图1中布置检测器125和150那样。参考图1和图2，NPCAL电路170可操作来校准或训练供检测器使用的滤波器系数。在该实施例中，NPCAL电路170包括噪声预测滤波器，诸如在本领域中已知的NPFIR响应滤波器。在正在读取码字时，NPCAL电路170应用LMS算法来计算与期望的信号和实际信号之间的差相关的两组滤波器系数。不同数量的两个扇区集(例如，集合1＝1000个扇区，集合2＝500个扇区)被NPCAL电路170采样，并被校准以实现用于检测器125和150的噪声预测滤波器的滤波器系数。NPCAL电路170自适应地以并行方式校准两个扇区集以确定两个滤波器系数集。使用先前的系数值和新采样的扇区集来自适应地更新系数，以连续地确定并更新用于检测器的噪声预测滤波器的两个滤波器系数集。
根据本发明实施例，NPCAL电路170对扇区进行采样以校准或训练滤波器系数的第一集合(在图2中标示为NPFIR1)，并对第二扇区进行采样以校准或训练滤波器系数的第二集合(在图2中标示为NPFIR2)，从而得到两个滤波器系数集(NPFIR候选项)以用于检测。根据本发明实施例，系数的第一和第二集合被加载到检测器125中(用于正在进行的自适应处理和检测以及滤波)，并且系数的第一集合或第二集合被加载到检测器150中。例如，如果发现发生了陷阱集错误，那么为了打破陷阱集，系数的第二集合被加载到检测器150中。特别地，如果在检测器125与解码器135之间的第一全局迭代之后发现了陷阱集错误，那么为了打破陷阱集，系数的第二集合被加载到检测器150中，以用于检测器150与解码器135之间的第二和以后的全局迭代。在每个数据集被检测器处理的末尾处滤波器系数被加载在检测器中，并且所述滤波器系数被用在执行由检测器接收的后续数据集的检测中。
通过输入的控制信号239的方式，NPCAL电路170可操作来对来自通道120的输出数据流的两个扇区集合进行采样。用于对扇区进行采样的信号从读取头提供，所述读取头感测介质上的磁取向并生成回读信号。然后，通过多种处理技术中的一种或多种来处理回读信号，这些处理技术诸如但不限于：放大、模数转换(ADC)、数字有限脉冲响应(DFIR)滤波、均衡、以及适合于从介质取回数据的其它处理技术，每一种技术都是本领域中众所周知的。根据本发明实施例，使用本领域中众所周知的技术，经验性地基于扇区的数量和用于选择扇区的方法。采样扇区(标示为Yk1和Yk2)包含码字和噪声。两个采样扇区集合Yk1、Yk2经由输入237被提供给NPCAL电路170，并被用于校准滤波器系数的第一集合(NPFIR1)和滤波器系数的第二集合(NPFIR2)。
到NPCAL电路170的输入238适用于与非归零(NRZ)总线连接，以将NRZ数据的双极性序列提供给NPCAL电路进行处理。NRZ总线是连接到通信装置100的诸如例如主计算机的更大的系统的一部分，并且NRZ总线将以NRZ格式编码的数据携载到读或写通道电路。正如本领域技术人员所知道的，NRZ格式是对数据进行编码的一种方法，其中，当相继的比特中存在改变时，表示二进制数字的信号在正电压和零(或负)电压之间交替，从高(1)向低(0)，或相反。
图3示出分别用于采样数据Yk1、Yk2和NRZ数据的输入237和输入238的额外细节。作为校准处理的一部分，Yk1和Yk2采样数据和NRZ数据被处理以便以本领域众所周知的方式建立用于调整系数315的误差或噪声值。在本例中，有四个系数(标示为抽头)310、312、314和316。返回去参考图2，在本发明的该示例性实施例中，作为校准处理的一部分，NPCAL电路170对两个采样扇区(Yk1和Yk2)和NRZ数据应用LMS算法，以计算噪声或误差以用于改变或调整这些系数中。由于NPCAL电路170在校准两个系数集，即，NPFIR1和NPFIR2，因此该处理并行地运行。应当注意，在本实施例中NPCAL电路170被复制，但是为了图示和描述的明了，其被作为单个的电路示出。替代地，根据本发明的其它实施例，可以通过在采样的扇区的第一集合与第二集合之间切换，使用单个的NPCAL电路170连续地计算系数的第一集合和第二集合。在这种情形下，可以包括复用器或交替切换电路(未明确示出)，以在所采样的扇区的第一集合与第二集合之间切换。作为检查处理的一部分，检测器使用这些系数来对数据进行滤波，因此该数据可以更接近于期望的数据并且为解码进行更佳的准备，从而改善性能。
图5是描述根据图2中示出的架构的示例性方法的至少一部分的流程图500。在块510处，NPCAL电路170对例如数据的1000个扇区进行采样以校准滤波器系数的第一集合(NPFIR1)，并且在块515处，对例如数据的500个扇区进行采样以校准滤波器系数的第二集合(NPFIR2)。在块520和525处，NPCAL电路170并行地运行两个校准处理，以生成系数的两个不同集合(候选项：NPFIR1和NPFIR2)以供检测器125和150使用。
在NPCAL电路170确定了系数的第一和第二集合(NPFIR1和NPFIR2)后，作为更新或改善系数的自适应训练或校准处理的一部分，系数的第一集合NPFIR1被加载到检测器125中。在本发明的该实施例中，在块530处，加载模块210(图2中)将NPFIR1加载到第一乒乓缓冲器(在图2中，其被示出为乒乓影子寄存器1215)中，在块540处，作为在对检测器150加载NPFIR1或NPFIR2之前的自适应校准处理的一部分，NPFIR1或NPFIR2被通过复用器230传送到检测器125。在本实施例中，在图1中示出的NPFIR滤波器加载电路180包括：加载电路210、第一乒乓缓冲器215、第二乒乓缓冲器220、比较器225和复用器230。检测器150也被使用滤波器系数集来更新。
根据本发明实施例，检测器150可以访问两个不同系数的集合，NPFIR1或NPFIR2，其中的一个将被加载到检测器150中。如上所示的，系数的集合至少部分地不同，这是由于它们是基于不同的扇区采样和不同的扇区采样大小。但是，本发明的实施例并不限于任何具体的扇区采样和/或采样大小。由于在检测器125正在更新并加载新的系数时检测器150访问当前可用的系数，因此乒乓缓冲器215、220作为加载处理的一部分被使用。
继续参考图2和图5，在块530处，加载电路210经由输入242将系数的第一集合(NPFIR1)加载到第一乒乓缓冲器215中，并经由输入241将系数的第二集合(NPFIR2)加载到第二乒乓缓冲器220中。在块540处，乒乓缓冲器215中的缓冲器保持来自NPCAL电路170的在前的系数集合(即，当前可用于检测器150的系数(NPFIR1))，而乒乓缓冲器215中的另一个缓冲器保持来自NPCAL电路170的当前正在被确定的新的系数集合(新的NPFIR1)。类似地，在块545处，乒乓缓冲器220中的缓冲器保持来自NPCAL电路170的在前的系数集合(即，当前可用于检测器150的系数(NPFIR2))，而乒乓缓冲器220中的另一个缓冲器保持来自NPCAL电路170的当前正在被确定的新的系数集合(新的NPFIR2)。来自比较器225的输出信号触发复用器230来在乒乓缓冲器215与220的输出之间切换，从而仅允许一个系数集合(例如，NPFIR1或NPFIR2)被加载到检测器150中。
比较器225接收表示未满足的校验节点的数量的规定阈值，例如，很可能表示陷阱集错误的预定值或计数。该预定值被比较器225与违规检查计数值进行比较，并且然后指示比较结果的输出信号被用于控制复用器230，以确定从乒乓缓冲器215或220中的哪一个接收滤波器系数。在本发明的该实施例中，在首次调用解码器125时，违规检查计数值是该解码器的未满足的校验节点的数量。例如，如图1所示，在检测器125、交织器(Π)140与解码器135之间的第一全局迭代之后，违规检查计数值被采样。
在本实施例中，在决策块560处，如果违规检查计数值大于或等于阈值，那么在块565处，比较器225触发复用器230将来自第一乒乓缓冲器215的系数集合(例如，NPFIR1)加载到检测器150中。替代地，在决策块560处，如果违规检查计数值小于阈值(例如，陷阱集)，那么在块565处，比较器225触发复用器230将来自第二乒乓缓冲器220的系数集合(例如，NPFIR2)加载到检测器150中。应当认识到，在第一全局迭代(检测器125和第一解码器运行结束)后，如果错误事件很可能是陷阱集错误(未满足的校验节点的数量/违规检查计数值小于阈值)，那么不同的噪声预测滤波器系数被加载到检测器150中以用于解码器135与检测器150之间的剩下的全局迭代；例如，修改第二和以后的全局迭代中的检测器150的检测。这可以有效地打破诸如陷阱集错误的噪声模式，从而导致解码器的收敛。
图4是示出根据本发明实施例的将检测器/解码器的输出与写入的真实数据进行比较的示意性turbo迭代数据的表400。该数据表示了在陷阱集失败的应用到现有技术的错误校正系统的扇区的收敛行为(左侧列405)，以及收敛的应用到根据本发明的系统的相同的扇区的收敛行为(右侧列410)。查看表400，列405示出从例如如图1所示的检测器125与LPDC解码器135之间以及检测器150与LPDC解码器135之间的迭代得到的现有技术的结果。应当注意，列405和410中的数据表示基于相同的4k比特扇区的示例性数据集。列405和410中的每一行包括多个与检测器125(标示为map1)、检测器150(标示为map2)、LDPC解码器135(标示为dec1：表示在检测器125与LDPC解码器135之间的第一全局迭代)、以及LDPC解码器135(标示为dec2：表示在检测器150与LDPC解码器135之间的全局迭代)有关的比特错误。从该表可以看出，正如多个map2-dec2数据集所指示的，在检测器150与LDPC解码器135之间存在多个全局迭代。
列405中的与map1-dec1相关联的数据表示检测器125与LDPC解码器135之间的全局迭代，其中，解码器被第一次调用以处理来自通道的扇区(码字)。参考图1，例如，这通常由检测器125、交织器(Π-1)130与解码器135之间的通信路径来表示。列405中与map2-dec2相关联的数据表示例如检测器150与LDPC解码器135之间的全局迭代。在图1中，例如，该路径通常由LDPC解码器135、交织器(Π)140、去交织器(Π-1)145与检测器150之间的路径表示。
根据本发明，列410中的数据示出在图1中示出并采用在图2中描述的架构的由例如检测器125与LDPC解码器135之间以及检测器150与LDPC解码器135之间的迭代导致的比特错误结果。列410中的与map1-dec1相关联的数据表示检测器125与LDPC解码器135之间的全局迭代，其中，解码器被第一次调用以处理来自通道的扇区(码字)。参考图1，例如，这通常由采用图2中描述的架构的检测器125、交织器(Π-1)130与解码器135之间的通信路径来表示。列410中的与map2-dec2相关联的数据表示例如采用图2中描述的架构的检测器150与LDPC解码器135之间的全局迭代。在图1中的该路径例如通常由LDPC解码器135、交织器(Π)140、去交织器(Π-1)145和检测器150之间的路径表示。如表400中所示，正如众多的map2-dec2比特错误所指示出的，在检测器150与解码器135之间存在多个全局迭代。应当认识到，列405中的数据由未能收敛并进入陷阱集错误的现有技术布置(例如，处理一个系数集合或一个候选项)处理，而作为由根据本发明的布置处理的结果(例如，处理两个滤波器系数集合或两个候选项)，列410中的数据收敛。
参考列405，在全局迭代1(415)中使用单个系数集合进行处理(正如本领域中已知的)，在检测器125(map1)检测后，该扇区具有65个比特错误，并且在解码器135(dec1)解码后，该扇区具有7个比特错误。在检测器125与LDPC解码器135之间的第一全局迭代之后，通过检测器150与解码器135之间的多个全局迭代对扇区进行处理，由map2-dec2标示。
在采用单个系数集合的全局迭代2(420)中，在检测器150(map2)检测后，扇区具有4个比特错误，并且在解码器135(dec2)解码后，扇区具有6个比特错误。参考列405的底部(430)，如果解码器135已收敛，那么会认为LDPC解码成功并且检测器125可以接受下一个扇区来进行解码。但是，解码器135并未收敛，因此失败。应当认识到，尽管与大得多的4k比特扇区相比起来很小，但是在预定数量的迭代n内，在列405中，比特错误的大小未能收敛到零或者校正。该行为是陷阱集的一种指示，其是现有技术的系统当中的一个问题。
根据本发明实施例，打破在列405中示出的示例性数据集的陷阱集的一种方式是：在检测器125与解码器135之间的第一全局迭代之后，将第二系数集加载到检测器150中。转到列410，应该认识到，列410中的数据表示基于用于产生列405中的数据集的相同的4k比特扇区的示例性数据集，但是列405中的数据集被根据本公开实施例进行处理并且收敛至零从而指示无错误。
查看列410，全局迭代1(435)表示检测器125(map1)与解码器135(dec1)之间的第一全局迭代，其中，解码器第一次被调用来处理来自通道的扇区(码字)。在检测器125(map1)检测后，该扇区具有65个比特错误，并且在解码器135(dec1)解码后，该扇区具有7个比特错误。在检测器125(map1)与解码器135(dec1)之间的第一全局迭代之后，由于以相同的方式对相同的扇区进行处理，因此比特错误的数量与在列405中的现有技术示例数据集中的比特错误的数量相同。但是，根据本发明实施例，在该第一全局迭代之后，为了打破陷阱集，针对检测器150(map2)与解码器135(dec2)之间的全局迭代，不同的噪声预测滤波器系数被加载在检测器150中。
在采用第二系数集的全局迭代2(440)中，在检测器150(map2)检测后，扇区具有4个比特错误，并且在解码器135(dec2)解码后，该扇区具有4个比特错误。参考图2和图4，对于全局迭代2(440)，作为处理的一部分，加载电路210将第一系数集加载在检测器125中，以连续地更新系数，并将两个系数集分别加载在乒乓缓冲器215和220中。来自第一全局迭代的违规检查计数值由比较器225与被设置为例如20的阈值进行比较。如果违规检查计数值(即，未满足校验节点)小于阈值，那么比较器225触发复用器230将来自乒乓缓冲器220的第二系数集(例如，NPFIR2)加载到检测器150。在该特定例子中，违规检查计数值是7(435)，其指示陷阱集，因此触发比较器225来向复用器230发出信号以将第二系数集(例如，NPFIR2)加载到检测器150。如果违规检查计数值大于或等于阈值，那么复用器230将来自乒乓缓冲器215的第一系数集(例如，NPFIR1)加载到检测器150(不是当前数据集中的情况)。一旦第二系数集被加载到检测器150，那么检测器150继续与解码器之间的全局迭代，同时接收来自检测器125的更新的系数(例如，NPFIR2)，直到解码器收敛或超时。在本例中，解码器收敛至0，指示没有比特错误(450)。
本发明实施例可以采用硬件、软件或硬件与软件方面。软件包括但不限于：固件、驻留软件、微码等。本发明的一个或多个实施例或本发明的若干部分可以以包括机器可读介质的产品的形式来实现，该机器可读介质包含一个或多个程序，当该一个或多个程序被执行时，其实现用于至少执行本发明实施例的若干部分的方法步骤；也就是说，包括有形的计算机可读可记录存储介质(或多个这样的介质)的计算机程序产品，其上以非暂态方式存储有用于执行上述的一个或多个方法步骤的计算机可用的程序代码。此外，本发明的一个或多个实施例或本发明的元素可以以装置的形式来实现，并可操作用来执行示例性方法步骤或促进示例性方法步骤的性能，该装置包括存储器和与存储器耦接的至少一个处理器(例如，DSP)。
如本文所使用的，“促进”一个动作包括执行该动作、使该动作更容易、帮助实现该动作、或使该动作被执行。这样，作为示例而非限制，通过发送适当的数据或命令以使得动作被执行或辅助动作执行，在一个处理器上执行的指令可以促进通过在远程处理器上执行的指令执行的动作。为了避免疑问，在行动者通过除了执行该动作以外的方式来促进该动作的情况下，该动作由某些实体或实体的组合来执行。
另外，在另一个方面，本发明的一个或多个实施例或本发明的元素可以以用于执行在此描述的一个或多个方法步骤的装置的形式来实现；该装置可以包括(i)硬件模块、(ii)在一个或多个硬件处理器上执行的软件模块、或者(iii)硬件和软件模块的组合；实现在此阐述的具体技术的(i)-(iii)中的任意项，并且软件模块被存储在有形的计算机可读可记录存储介质(或多个这样的介质)中。还可以包括经由总线、网络等的适当的互连。
本发明的实施例可以特别适用于电子装置或替代系统(例如，数据处理系统、存储器存储系统、蜂窝电话系统、无线传输系统、网络系统等)。例如，图6是描述根据本发明实施例的示例性处理系统600的至少一部分的框图。可以表示例如DSP或DSP的一部分的系统600包括处理器610(例如，在图2中示出的NPCAL电路170)、与处理器耦接(例如，经由总线650或替代连接装置)或嵌入在处理器中的存储器620、以及可操作来与处理器接口连接的输入/输出(I/O)电路630。处理器610可以被配置来执行根据本发明实施例的功能的至少一部分(例如，通过可以被存储在存储器620中并被加载到处理器610中的一个或多个处理640的方式)，其示例性实施例在之前的附图中示出并在上文中被描述。
应该认识到，本文中使用的术语“处理器”意图包括任何处理装置，诸如，例如，包括中央处理单元(CPU)和/或其它处理电路的处理装置(例如，网络处理器、微处理器、DSP等)。另外，应当理解，处理器可以指多于一个的处理装置，并且与处理装置相关联的各种元件可以被其它处理装置共享。本文中使用的术语“存储器”意图包括存储器和与处理器或CPU相关联的其它计算机可读介质，诸如，例如，RAM、只读存储器(ROM)、固定存储介质(例如，硬盘驱动器)、可移动存储介质(例如，软盘)、闪存等。此外，本文中使用的术语“I/O电路”意图包括：例如用于将数据输入处理器的一个或多个输入装置(例如，键盘、鼠标等)，和/或用于呈现与处理器相关联的结果的一个或多个输出装置(例如，显示器等)。
因此，如本文所述的包括用于执行根据本发明实施例的方法的指令或代码的应用程序或其软件组件可以被以非暂态的方式存储在一个或多个相关联的存储介质(例如，ROM、固定或可移动存储装置)中，并且，当准备好可以被使用时，全部或部分地被加载(例如，加载到RAM中)并由处理器执行。在任何情况中，应该认识到，之前附图中示出的部件的至少一部分可以以多种形式的硬件、软件或其组合(例如，具有相关联的存储器的一个或多个微处理器、专用集成电路(ASIC)、功能电路、一个或多个具有相关联的存储器的可操作地进行编程的通用数字计算机等)来实现。给出在此提供的本发明实施例的技术，本领域的一个普通技术人员将能够设想出本发明实施例的其它实现方式。
本发明实施例的至少一部分可以在集成电路中实现。在形成集成电路时，通常在半导体晶片的表面上以重复的图案来制造相同的管芯(die)。每个管芯都包括在此描述的装置，并且可以包括其它结构和/或电路。单个的管芯被从晶片切割或切片，然后被封装为集成电路。本领域的技术人员将知晓怎样切割晶片并将晶片封装以产生集成电路。这样制造的集成电路被认为是本发明的一部分。
根据本发明实施例的集成电路基本上可以被用于其中可以采用多个处理器或总线互连的任何应用和/或电子系统中。用于实现本发明实施例的技术的适合的系统可以包括但并不限于：服务器、个人电脑、数据存储网络等。并入了这些集成电路的系统被认为是本发明的实施例的一部分。在给出在此提供的本发明实施例的教导的情况下，本领域的普通技术人员将能够设想出本发明实施例的技术的其它实现方式和应用。
在此描述的本发明实施例的图示旨在提供对各种实施例的结构的一般理解，并且其并不意图充当对可以利用本文中描述的结构的装置和系统的所有要素和特征的完全描述。在给出本文中的教导的情况下，很多其它实施例对于本领域技术人员将变得显而易见；据此可以利用和导出许多其它实施例，从而可以进行结构的和逻辑的替换和改变而不脱离本公开的范围。附图也仅仅是代表性的并且未按比例绘制。因此，本说明书和附图应当被认为是图示性的而不是限制性的。
在此通过术语“实施例”单独地和/或共同地引述本发明主题的实施例，仅是为了便利，而并不意图将本申请的范围限制于任何单个的实施例或发明概念，如果实际示出了一个以上的实施例或发明概念的话。因此，尽管在此已经图示和描述了具体实施例，但是应当理解，对于具体实施例，实现相同目的的布置可以被替代；也就是说，本公开旨在覆盖各个实施例的任何的和全部的改变或变体。在给出本文中的教导的情况下，上述实施例的组合，以及在此没有描述的其它实施例对本领域技术人员将变得显而易见。
遵循37C.F.R.§1.72(b)条款提供摘要，该条款要求摘要允许阅读者快速地确定技术公开的性质。在摘要将不会被用来解释或限制权利要求的范围和涵义的理解下，提交该摘要。另外，在前述的详细描述中，可以看出，出于简化本公开的目的，在一单个的实施例中不同的特征被分组在一起。本公开的方法不应被解释为反映这样的意图，即所要求保护的实施方案需要比在每个权利要求中明确地列举的特征更多的特征。相反地，正如所附权利要求所反映的，发明主题在于比单个实施例的所有特征少的特征。因此，下面的权利要求被并入到详细描述中，每个权利要求自己分别作为所要求保护的主题独立存在。
项目1.一种错误校正数据处理装置，包括：噪声预测校准电路，能够操作来，基于第一数据集对滤波器系数的第一集合进行校准，以及基于第二数据集对滤波器系数的第二集合进行校准；
第一噪声预测检测器，能够操作来接收滤波器系数的第一集合；
解码器，能够操作来使用第一噪声预测检测器执行第一全局迭代，并确定违规检查计数值；以及第二噪声预测检测器，能够操作来：如果违规检查计数值小于预定值，那么接收滤波器系数的第二集合，或者如果违规检查计数值大于所述预定值，那么接收滤波器系数的第一集合。
项目2.如项目1的装置，其中，所述解码器和所述第二噪声预测检测器能够操作来基于滤波器系数的第二集合执行第二和以后的全局迭代。
项目3.如项目1的装置，其中，如果违规检查计数值小于所述预定值，那么在第二噪声预测检测器与解码器之间的第二和以后的全局迭代中在检测期间通过滤波器系数的第二集合来修改第二检测器。
项目4.如项目1的装置，还包括：
第一缓冲器，能够操作来存储滤波器系数的第一集合；第二缓冲器，能够操作来存储滤波器系数的第二集合；以及复用器，能够操作来在将滤波器系数的第一集合加载到第二噪声预测检测器或将滤波器系数的第二集合加载到第二噪声预测检测器之间进行切换。
项目5.如项目4的装置，还包括比较器，其能够操作来触发所述复用器，以基于违规检查计数值和所述预定值在加载滤波器系数的第一集合或加载滤波器系数的第二集合之间进行切换。
项目6.如项目1的装置，还包括加载电路，其能够操作来将滤波器系数加载到第一噪声预测检测器中和第二噪声预测检测器中。
项目7.如项目1的装置，其中，所述第一噪声预测检测器和第二噪声预测检测器的每一个都包括软输出维特比算法检测器，或者每一个都包括最大后验算法检测器。
项目8.如项目1的装置，其中，所述解码器包括低密度奇偶校验算法。
项目9.如项目1的装置，其中，所述噪声预测校准电路应用最小均方算法来校准滤波器系数的第一集合和滤波器系数的第二集合。
项目10.如项目1的装置，其中，所述违规检查计数值代表陷阱集。
项目11.如项目1的装置，其中，所述预定值代表错误事件的类型。
项目12.如项目1的装置，其中，所述数据处理装置的至少一部分被制造在至少一个集成电路中。
项目13.一种用于改善数据处理系统中的错误校正的方法，该方法包括以下步骤：基于第一数据集来校准滤波器系数的第一集合，以及基于第二数据集来校准滤波器系数的第二集合；通过第一噪声预测检测器接收滤波器系数的第一集合；使用第一噪声预测检测器和解码器来执行第一全局迭代，并确定违规检查计数值；以及如果违规检查计数值小于规定值，那么通过第二噪声预测检测器接收滤波器系数的第二集合，替代地，如果违规检查计数值大于所述规定值，那么通过第二噪声预测检测器接收滤波器系数的第一集合。
项目14.如项目13的方法，还包括：在解码器与第二噪声预测检测器之间基于滤波器系数的第二集合执行第二和以后的全局迭代。
项目15.如项目13的方法，还包括：如果所述违规检查计数值小于所述规定值，则在第二噪声预测检测器与解码器之间的第二和以后的全局迭代中在检测期间利用滤波器系数的第二集合来修改第二噪声预测检测器。
项目16.如项目13的方法，还包括：在第一缓冲器中存储滤波器系数的第一集合；在第二缓冲器中存储滤波器系数的第二集合；以及在将滤波器系数的第一集合加载到第二噪声预测检测器或将滤波器系数的第二集合加载到第二噪声预测检测器之间进行切换。
项目17.如项目16的方法，还包括：根据违规检查计数值和所述规定值加载滤波器系数的第一集合和滤波器系数的第二集合其中的一个。
项目18.如项目13的方法，还包括通过第一噪声预测检测器和第二噪声预测检测器两者应用软输出维特比算法检测器，或者两者都应用最大后验算法检测器。
项目19.如项目13的方法，还包括：通过所述解码器应用低密度奇偶校验。
项目20.如项目13的方法，其中，所述校准步骤还包括：应用最小均方算法。
项目21.如项目13的方法，其中，所述违规检查计数值代表陷阱集。
项目22.如项目13的方法，其中，所述规定值代表错误事件的类型。
项目23.一种包括第一和第二噪声预测检测器的数据处理系统，该数据处理系统包括：存储器，以及与存储器耦接的至少一个处理器，并且该处理器能够操作来：至少获得第一数据集和第二数据集；基于第一数据集来校准滤波器系数的第一集合，以及基于第二数据集来校准滤波器系数的第二集合；通过第一噪声预测检测器来接收滤波器系数的第一集合；使用第一噪声预测检测器和解码器来执行第一全局迭代，并确定违规检查计数值；以及如果违规检查计数值小于规定值，那么通过第二噪声预测检测器接收滤波器系数的第二集合，或者如果违规检查计数值大于所述规定值，那么通过第二噪声预测检测器接收滤波器系数的第一集合。
项目24.一种包含计算机程序产品的制品，所述计算机程序产品又包括以非暂态方式存储可执行程序指令的有形的计算机可读存储介质，当该程序指令被执行时，实现根据项目13的方法的步骤。
在给出在此提供的本发明实施例的教导的情况下，本领域的普通技术人员将能够设想出本发明实施例的技术的其它实现方式和应用。尽管已经参考附图描述了本发明的示例性实施例，但是应该理解本发明实施例并不限于这些实施例，并且本领域的技术人员可以对其进行各种其它的改变和修改而不背离所附权利要求。

Claims (23)

1.一种错误校正数据处理装置，包括：
噪声预测校准电路，其经配置以基于第一数据集对滤波器系数的第一集合进行校准，以及基于第二数据集对滤波器系数的第二集合进行校准；
第一噪声预测检测器，其经配置以接收滤波器系数的第一集合；
解码器，其经配置以使用第一噪声预测检测器执行第一全局迭代，并确定违规检查计数值；以及
第二噪声预测检测器，其经配置以：如果违规检查计数值小于预定值，那么接收滤波器系数的第二集合，或者如果违规检查计数值大于所述预定值，那么接收滤波器系数的第一集合。
2.权利要求1的装置，其中，所述解码器和所述第二噪声预测检测器经配置以基于滤波器系数的第二集合执行第二和以后的全局迭代。
3.权利要求1的装置，其中，如果违规检查计数值小于所述预定值，那么在第二噪声预测检测器与所述解码器之间的第二和以后的全局迭代中在检测期间通过滤波器系数的第二集合来修改第二检测器。
4.权利要求1的装置，还包括：
第一缓冲器，其经配置以存储滤波器系数的第一集合；
第二缓冲器，其经配置以存储滤波器系数的第二集合；以及
复用器，其经配置以在将滤波器系数的第一集合加载到第二噪声预测检测器或将滤波器系数的第二集合加载到第二噪声预测检测器之间进行切换。
5.权利要求4的装置，还包括比较器，其经配置以触发所述复用器，以基于违规检查计数值和所述预定值在加载滤波器系数的第一集合或加载滤波器系数的第二集合之间进行切换。
6.权利要求1的装置，还包括加载电路，其经配置以将滤波器系数加载到第一噪声预测检测器中和第二噪声预测检测器中。
7.权利要求1的装置，其中，所述第一噪声预测检测器和第二噪声预测检测器的每一个都包括软输出维特比算法检测器(SOVA)，或者每一个都包括最大后验(MAP)算法检测器。
8.权利要求1的装置，其中，所述解码器包括低密度奇偶校验(LDPC)算法。
9.权利要求1的装置，其中，所述噪声预测校准电路应用最小均方(LMS)算法来校准滤波器系数的第一集合和滤波器系数的第二集合。
10.权利要求1的装置，其中，所述违规检查计数值代表陷阱集。
11.权利要求1的装置，其中，所述预定值代表错误事件的类型。
12.权利要求1的装置，其中，所述数据处理装置的至少一部分被制造在至少一个集成电路中。
13.一种用于改善数据处理系统中的错误校正的方法，该方法包括以下步骤：
基于第一数据集来校准滤波器系数的第一集合，以及基于第二数据集来校准滤波器系数的第二集合；
通过第一噪声预测检测器接收滤波器系数的第一集合；
使用第一噪声预测检测器和解码器来执行第一全局迭代，并确定违规检查计数值；以及
如果违规检查计数值小于规定值，那么通过第二噪声预测检测器接收滤波器系数的第二集合，替代地，如果违规检查计数值大于所述规定值，那么通过第二噪声预测检测器接收滤波器系数的第一集合。
14.权利要求13的方法，还包括：在解码器与第二噪声预测检测器之间基于滤波器系数的第二集合执行第二和以后的全局迭代。
15.权利要求13的方法，还包括：如果所述违规检查计数值小于所述规定值，则在第二噪声预测检测器与所述解码器之间的第二和以后的全局迭代中在检测期间利用滤波器系数的第二集合来修改第二噪声预测检测器。
16.权利要求13的方法，还包括：
在第一缓冲器中存储滤波器系数的第一集合；
在第二缓冲器中存储滤波器系数的第二集合；以及
在将滤波器系数的第一集合加载到第二噪声预测检测器或将滤波器系数的第二集合加载到第二噪声预测检测器之间进行切换。
17.权利要求16的方法，还包括：根据违规检查计数值和所述规定值加载滤波器系数的第一集合和滤波器系数的第二集合其中的一个。
18.权利要求13的方法，还包括通过第一噪声预测检测器和第二噪声预测检测器两者应用软输出维特比算法(SOVA)，或者两者都应用最大后验(MAP)算法检测器。
19.权利要求13的方法，还包括：通过所述解码器应用低密度奇偶校验(LDPC)。
20.权利要求13的方法，其中，所述校准步骤还包括：应用最小均方(LMS)算法。
21.权利要求13的方法，其中，所述违规检查计数值代表陷阱集。
22.权利要求13的方法，其中，所述规定值代表错误事件的类型。
23.一种包括第一和第二噪声预测检测器的数据处理系统，该数据处理系统包括：
存储器，以及
与存储器耦接的至少一个处理器，并且该处理器能够操作来：
至少获得第一数据集和第二数据集；
基于第一数据集来校准滤波器系数的第一集合，以及基于第二数据集来校准滤波器系数的第二集合；
通过第一噪声预测检测器来接收滤波器系数的第一集合；
使用第一噪声预测检测器和解码器来执行第一全局迭代，并确定违规检查计数值；以及
如果违规检查计数值小于规定值，那么通过第二噪声预测检测器接收滤波器系数的第二集合，或者如果违规检查计数值大于所述规定值，那么通过第二噪声预测检测器接收滤波器系数的第一集合。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8869010B1 (en) * 2011-03-09 2014-10-21 Marvell International Ltd. Controlling decoder iterations based on measurements of physical variables
US9098105B2 (en) * 2012-08-24 2015-08-04 Avago Technologies General Ip (Singapore) Pte. Ltd. Dynamic Y-buffer size adjustment for retained sector reprocessing
US9116822B2 (en) * 2012-12-07 2015-08-25 Micron Technology, Inc. Stopping criteria for layered iterative error correction
US9362954B1 (en) * 2013-03-15 2016-06-07 Seagate Technology Llc Digital communications channel
US9202519B2 (en) 2014-03-28 2015-12-01 Avago Technologies General Ip (Singapore) Pte. Ltd. Adaptive calibration of noise predictive finite impulse response filter based on decoder convergence
KR20180009558A (ko) 2016-07-19 2018-01-29 삼성전자주식회사 저밀도-패리티 체크 코드를 이용하는 디코더 및 이를 포함하는 메모리 컨트롤러
KR102582326B1 (ko) * 2018-09-20 2023-09-26 에스케이하이닉스 주식회사 에러 정정 회로 및 이의 동작 방법
KR102592870B1 (ko) * 2018-10-12 2023-10-24 에스케이하이닉스 주식회사 에러 정정 회로 및 이의 동작 방법
KR102606829B1 (ko) 2019-01-09 2023-11-27 에스케이하이닉스 주식회사 Ldpc 디코더, 반도체 메모리 시스템 및 그것의 동작 방법
US12014068B2 (en) 2021-04-27 2024-06-18 Microchip Technology Inc. System and method for double data rate (DDR) chip-kill recovery
US11934696B2 (en) 2021-05-18 2024-03-19 Microchip Technology Inc. Machine learning assisted quality of service (QoS) for solid state drives
CN117480732A (zh) * 2021-09-28 2024-01-30 微芯片技术股份有限公司 具有陷阱块管理的ldpc解码
US11953987B1 (en) * 2022-09-16 2024-04-09 Western Digital Technologies, Inc. Trained states equalizer in a read channel

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100466089C (zh) * 2003-09-09 2009-03-04 三星电子株式会社 用于数据再现的装置及方法
CN101416394A (zh) * 2006-03-31 2009-04-22 Nxp股份有限公司 用于a/d转换器的校准电路和方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11026A (en) * 1854-06-06 Sofa-bedstead
US5757821A (en) * 1996-07-22 1998-05-26 Telefonaktiebolaget Lm Ericsson Method and apparatus for detecting communication signals having unequal error protection
US7088793B1 (en) * 2002-04-17 2006-08-08 Rockwell Collins, Inc. Equalizer for complex modulations in very noisy environments
US7522678B2 (en) * 2002-04-18 2009-04-21 Infineon Technologies Ag Method and apparatus for a data-dependent noise predictive viterbi
EP2181504A4 (en) 2008-08-15 2010-07-28 Lsi Corp DECODING LIST OF CODED WORDS CLOSE IN A ROM MEMORY
JP5506828B2 (ja) * 2009-03-05 2014-05-28 エルエスアイ コーポレーション 繰り返し復号器のための改良ターボ等化方法
US8407550B2 (en) * 2009-08-14 2013-03-26 Mitsubishi Electric Research Laboratories, Inc. Method and system for decoding graph-based codes using message-passing with difference-map dynamics
US8312359B2 (en) * 2009-09-18 2012-11-13 Lsi Corporation Branch-metric calibration using varying bandwidth values
US8578253B2 (en) * 2010-01-04 2013-11-05 Lsi Corporation Systems and methods for updating detector parameters in a data processing circuit
US8898537B2 (en) * 2010-03-17 2014-11-25 The Royal Institution For The Advancement Of Learning/Mcgill University Method and system for decoding
KR101152482B1 (ko) 2010-11-08 2012-06-01 성균관대학교산학협력단 고속 부호율-적응 저밀도 패리티 코드를 이용한 복호화 방법 및 이러한 방법을 사용하는 부/복호화 장치
US8806309B2 (en) * 2011-06-13 2014-08-12 Silicon Motion Inc. Method for controlling message-passing algorithm based decoding operation by referring to statistics data of syndromes of executed iterations and related control apparatus thereof
US8880986B2 (en) * 2012-05-30 2014-11-04 Lsi Corporation Systems and methods for improved data detection processing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100466089C (zh) * 2003-09-09 2009-03-04 三星电子株式会社 用于数据再现的装置及方法
CN101416394A (zh) * 2006-03-31 2009-04-22 Nxp股份有限公司 用于a/d转换器的校准电路和方法

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