CN103499476B - 一种在芯片失效分析过程中去除层次的方法 - Google Patents
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Abstract
一种在集成电路芯片失效分析过程中去除层次的方法，用于暴露具有多层结构的集成电路芯片的至少一预设目标层，其中，目标层中包含需检测的目标样品，其包括如下步骤：采用截面研磨的方式，选取集成电路芯片的一个截面作为被研磨截面，将被研磨截面研磨至最终停止截面；将被研磨出截面的芯片样品，放入聚焦离子束装置的工艺腔中，并将研磨出的截面与聚焦离子束发射方向相对设置，以使预设的目标层与聚焦离子束发射方向相平行；使用聚焦离子束，从集成电路芯片的表面层开始去除预设目标层之上的各层次；通过对聚焦离子束中的电子束的检测，选择停留在预设目标层表面。因此，本发明获得很好的层次去除效果。
Description
技术领域
本发明涉及集成电路制造技术领域，更具体地说，涉及一种在集成电路芯片分析过程中快速精确且低损伤地去除层次的方法。
背景技术
半导体集成电路作为新的一代电子器件问世以来,发展极为迅速。在近廿年内,经历了从小规模、中规模到大规模集成三个发展阶段。目前,正在向着超大规模集成的阶段发展,它的研制及其应用已成为现代科学技术中极为活跃的重要领域之一。
半导体集成电路芯片是经过非常多的复杂工艺，将多晶硅、氧化硅、金属互连层等一层层地堆叠上去，从而将无数个器件连接在一起，实现复杂的功能。请参阅图1,图1为半导体集成电路芯片截面示意图。
在半导体集成电路芯片设计及加工过程中,失效分析等工作显得十分重要,它对使芯片设计者对芯片问题处作针对性的测试,以便更快更准确的验证设计方案,若芯片部分区域有问题,可对此区域隔离,以便找到问题的症结。
在失效分析工作前，却往往需要将这些已经长好了的集成电路芯片层次进行去掉怀疑问题层，来观察分析下面的层次是否有缺陷，可以减少不成功的设计方案修改次数，缩短研发时间和周期。
目前，目前常规使用的去除层次的方法有两类：一类为湿法刻蚀、干法刻蚀、化学机械研磨等；另一类为聚焦离子束(FocusedIonbeam，简称FIB)。这两类方法均将半导体集成电路芯片平放在平台上,从集成电路芯片的上层一层层向下去除,直到所欲测试的层次。
第一类方法可以有湿法刻蚀、干法刻蚀、化学机械研磨等，不仅有各自的缺点，如速率难控制、选择性差、均匀性差等；例如,化学机械研磨造成的样品不平整的光学显微镜照片,靠近边缘的地方研磨速度过快。而且，对于一些相对脆弱的结构，例如40纳米以下含ULK(超低K值介电质)样品，或局部电损坏(burnout)的半导体集成电路芯片的被测样品，以上这些方法都因为无法获得很好的效果。
聚焦离子束(FocusedIonbeam，简称FIB)是将液态金属(Ga)离子源产生的离子束经过离子枪加速,聚焦后照射于半导体集成电路芯片的被测样品表面产生二次电子信号取得电子像。此功能扫描电子显微镜(SEM)相似,或用强电流离子束对表面原子进行剥离,以完成微、纳米级表面形貌加工。
例如,中国专利号为200310122586.0公开了一种采用聚焦离子束去除层次的方法，该方法是在透射电镜或高分辨电镜监控下，从纳米或微米尺度的半导体集成电路芯片的被测样品中直接从上至下层去除欲去除的层，直达需测试的层次。
然而，虽然采用聚焦离子束去除层次的方法可以达到纳米级的层剥离，但在精确度方面还是存在一定的问题。本领域技术人员清楚，去层次效果会是后续分析的基础，精确度不高，后续的分析会遇到很大的困难，甚至无法继续进行。
发明内容
本发明的目的为在对半导体集成电路芯片样品分析过程中，结合样品截面研磨(或化学刻蚀或反应离子刻蚀)和聚焦离子束系统，快速精确地根据要求去除相应的层次，并且，在这个过程中可以随时观察，保证层次去除的准确性，另外也能保证对样品剩余层次的损伤最小，从而获得很好的层次去除效果。
为实现上述目的，本发明的技术方案如下：
一种在集成电路芯片失效分析过程中去除层次的方法，用于暴露具有多层结构的集成电路芯片的至少一预设目标层，其中，所述的目标层中包含需检测的目标样品，包括如下步骤：
步骤S1：采用截面研磨的方式，选取所述集成电路芯片的一个截面作为被研磨截面，将所述被研磨截面研磨至最终停止截面；其中，所述最终停止截面距目标样品的距离为微米级；
步骤S2：将被研磨出截面的所述集成电路芯片样品，放入聚焦离子束装置的工艺腔中，并将研磨出的截面与聚焦离子束发射方向相对设置，以使所述预设的目标层与所述聚焦离子束发射方向相平行；
步骤S3：使用聚焦离子束，从集成电路芯片的表面层开始去除所述预设目标层之上的一层或多层。
优选地，所述预设目标层为一层；所述步骤S3后还包括：选择停留在所述预设目标层表面。
优选地，所述步骤S3中的选择停留在所述预设目标层表面是通过对聚焦离子束中的电子束的检测来实现的。
优选地，所述集成电路芯片的截面为四个，所述集成电路芯片的被研磨截面选自所述目标样品距所述四个起始截面中最近的一个截面进行。
优选地，在采用截面研磨的方式对截面研磨时，所述最终停止截面垂直于所述集成电路芯片的多层结构中的层。
优选地，在研磨结束后，所述被研磨截面最终停止的截面距目标样品的距离为1～4微米。
优选地，所述被研磨截面最终停止的截面距目标样品的距离为1.5微米。
优选地，所述截面研磨的方式为化学机械研磨、蚀刻法或离子研磨法。
优选地，所述预设目标层为栅极氧化层、CT层或金属层。
从上述技术方案可以看出，本发明在对多层结构的集成电路芯片的一预设目标层的目标样品分析过程中，结合芯片截面研磨(或化学刻蚀或反应离子刻蚀)和聚焦离子束系统发出平行于所述预设的目标层相平行的聚焦离子束，并通过设定聚焦离子束装置的电子束和离子束条件，在去层过程中保持对电子束的观察，从而能够精确地去除层次，停留在相应的位置，也能大大减小对保留层次的损伤快速精确地根据要求去除相应的层次，并且在这个过程中可以随时观察，保证层次去除的准确性，另外，也能保证对样品剩余层次的损伤最小，从而获得很好的层次去除效果。
附图说明
图1为多层集成电路的结构示意图；
图2为本发明在集成电路芯片失效分析过程中去除层次方法的流程示意图；
图3-6为采用本发明在集成电路芯片失效分析过程中去除层次方法各步骤所获得的效果示意图。
具体实施方式
下面结合附图1至6，对本发明的具体实施方式作进一步的详细说明。需要说明的是，为满足后续检测方法的需要，例如：在现有技术中，有的方法必须暴露至预设目标层的表面，有的方法允许在预设目标层上还可以有其它层，本发明实施例中的在集成电路芯片失效分析过程中去除层次的方法，可以用于暴露具有如图1所示的多层结构的集成电路芯片的任何一或多层预设目标层，这些目标层中包含需检测的目标样品。
预设目标层为栅极氧化层、CT或金属层等，在本实施例中，仅以设目标层为一栅极氧化层，该栅极氧化层包括一个目标样品为实施例，对本发明的去除层次的方法进行描述。其它相同或相近的实施例在此不再赘述。
请参阅图3，图3中的预设目标层(栅极氧化层)12在从上向下数的第3层，需去除栅极氧化层上的其它两层11。为表述清楚起见，位于预设目标层12的目标样品13，用虚线表示了。
请参阅图2，图2为本发明在集成电路芯片失效分析过程中去除层次方法的流程示意图。包括如下步骤：
步骤S1：采用截面研磨的方式，选取集成电路芯片的一个截面作为被研磨截面14，将被研磨截面研磨14至最终停止截面；其中，最终停止截面距目标样品13的距离为微米级。
一般情况下，多层集成电路芯片为长方形或正方形，其截面为四个。在选择研磨截面14时，需选择一个距目标样品13最近截面。截面研磨的方式可以为化学机械研磨、蚀刻法或离子研磨法。在本实施例中，采用化学机械研磨的方式从被研磨截面开始，一直研磨到距目标样品13为微米级的位置停止，即到达了最终停止截面。
进一步地，在采用截面研磨的方式对截面14研磨时，最终停止截面需垂直于集成电路芯片的多层结构中的层，且需保持最终停止截面的平整和干净，较佳地，在研磨过程中，始终保持最终停止截面的平整和干净。
请参阅图4，图4为采用本发明在集成电路芯片失效分析过程中去除层次方法完成步骤S1所获得的效果示意图。在研磨结束后，被研磨截面14最终停止的截面距目标样品13的距离可以为1～4微米。较佳地，被研磨截面14最终停止的截面距目标样品13的距离为1.5微米。
上述完成的截面研磨的预处理方法，为接下来执行聚焦离子束层去除步骤减少了工作量。
步骤S2：将被研磨出截面14的集成电路芯片样品，放入聚焦离子束装置的工艺腔中，并将研磨出的截面14与聚焦离子束发射方向相对设置，以使预设的目标层12与聚焦离子束发射方向相平行。
也就是说，请参阅图5，如图所示，在聚焦离子束装置的工艺腔中，被研磨出的截面14是朝上，聚焦离子束发射方向与预设的目标层12是平行的，执行去除层步骤时，需去除栅极氧化层上的其它两层11，是从被磨截面14开始，向下至另一个相对于被磨截面14的截面终止的，这样可以大大减小对保留层次的损伤快速精确地根据要求去除相应的层次。
步骤S3：使用聚焦离子束，从集成电路芯片的表面层开始去除预设目标层12之上的各层次11，选择停留在预设目标层11表面。选择停留在预设目标层11表面是通过对聚焦离子束中的电子束的检测来实现的。
综上所述，本发明采用两步结合的方法，即芯片截面研磨(或化学刻蚀或反应离子刻蚀)的预处理方法和聚焦离子束去层次法，并且在聚焦离子束去层次法中，装置发出平行于预设的目标层相平行的聚焦离子束，能够精确地去除层次，停留在相应的位置，保证层次去除的准确性，且保证对样品剩余层次的损伤最小，从而获得很好的层次去除效果。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种在集成电路芯片失效分析过程中去除层次的方法，用于暴露具有多层结构的集成电路芯片的至少一预设目标层，其中，所述的目标层中包含需检测的目标样品，其特征在于，包括如下步骤：
步骤S1：采用截面研磨的方式，选取所述集成电路芯片的一个截面作为被研磨截面，将所述被研磨截面研磨至最终停止截面；其中，所述最终停止截面距目标样品的距离为微米级，且最终停止截面垂直于集成电路芯片的多层结构中的层；
步骤S2：将被研磨出截面的所述集成电路芯片样品，放入聚焦离子束装置的工艺腔中，并将研磨出的截面与聚焦离子束发射方向相对设置，以使所述预设的目标层与所述聚焦离子束发射方向相平行；
步骤S3：使用聚焦离子束，从集成电路芯片的表面层开始去除所述预设目标层之上的一层或多层。
2.根据权利要求1所述的去除层次的方法，其特征在于，所述预设目标层为一层；所述步骤S3后还包括：选择停留在所述预设目标层表面步骤。
3.根据权利要求2所述的去除层次的方法，其特征在于，所述步骤S3是通过检测聚焦离子束中的电子束来实现选择停留在所述预设目标层表面。
4.根据权利要求1所述的去除层次的方法，其特征在于，所述步骤S3是通过检测聚焦离子束中的电子束来实现去除所述预设目标层之上的一层或多层的定位的。
5.根据权利要求1所述的去除层次的方法，其特征在于，所述集成电路芯片的截面为四个，所述集成电路芯片的被研磨截面选自所述目标样品距所述四个起始截面中最近的一个截面进行。
6.根据权利要求5所述的去除层次的方法，其特征在于，在采用截面研磨的方式对截面研磨时，所述最终停止截面始终保持平整和干净。
7.根据权利要求1所述的去除层次的方法，其特征在于，在研磨结束后，所述被研磨截面最终停止的截面距目标样品的距离为1～4微米。
8.根据权利要求7所述的去除层次的方法，其特征在于，所述被研磨截面最终停止的截面距目标样品的距离为1.5微米。
9.根据权利要求1所述的去除层次的方法，其特征在于，所述截面研磨的方式为化学机械研磨、蚀刻法或离子研磨法。
10.根据权利要求1所述的去除层次的方法，其特征在于，所述预设目标层为栅极氧化层、CT层或金属层。
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