CN103488112A - 一种基于时间同步的多通道数据采集仪 - Google Patents

一种基于时间同步的多通道数据采集仪 Download PDF

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CN103488112A CN201310452463.7A CN201310452463A CN103488112A CN 103488112 A CN103488112 A CN 103488112A CN 201310452463 A CN201310452463 A CN 201310452463A CN 103488112 A CN103488112 A CN 103488112A
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Abstract

本发明涉及数据采集及处理领域,尤其是涉及一种基于时间同步的多通道数据采集仪本发明所要解决的技术问题是:针对现有技术存在的问题,提供一种基于时间同步的多通道数据采集仪,通过VCO调理模块进行时间校正后的多通道数据采集仪进行数据采集,并通过FPGA与处理器之间并行数据传输,将传感器采集的数据保存在存储器中,通过读取数据存储芯片的数据进行后续数据处理或者通过网口与上位机进行数据交互,进行上位机数据处理。本发明处理器、FPGA控制电路、模数转换及调理电路、传感器电路相互连接,完成本设计。本发明应用于高速数据采集领域。

Description

一种基于时间同步的多通道数据采集仪
技术领域
[0001] 本发明涉及数据采集及处理领域,尤其是涉及一种基于时间同步的多通道数据采集仪。
背景技术
[0002] 现有技术中,时间同步体制的数据采集设备大多数为采用系统方案进行组件,如NI公司开发的基于GPS的分布式同步数据采集系统,用于桥梁的检测。该系统主要由GPS接收器和NI PXI采集设备两大部分组成,包括PXI机箱、PXI 8187主控制器、PXI 6652同步时钟模块、PXI 6602计时器、PXI 4472B动态信号采集卡。该系统可实现同步数据采集,但是该系统使用硬件多、成本高、环境适应性低、体积大都不适合用于异地多点数据采集。
发明内容
[0003] 本发明所要解决的技术问题是:针对上述存在的问题,提供一种基于时间同步的多通道数据采集仪,通过VCO调理模块进行时间校正后的多通道数据采集仪进行数据采集,并通过FPGA与处理器之间并行数据传输,将传感器采集的数据存储于处理器数据存储器中,通过读取数据存储芯片的数据进行后续数据处理或者通过网口与上位机进行数据交互,通过上位机进行数据处理。
[0004] 本发明采用的技术方案如下:
一种基于时间同步的多通道数据采集仪包括:
处理器,用于通过网口接收及解析上位机发送的读取存储芯片控制信号、下位机控制信号;并输出下位机控制信号给FPGA控制电路;读取并回传存储器的数据信号给上位机;回传FPGA控制电路控制信号采集的数据信号给上位机;
FPGA控制电路,用于接收并输出处理器发送的下位机控制信号,并回传响应信号给处理器;回传模数转换及调理电路采集的数据信息给处理器;
至少一路模数转换及调理电路,用于接收FPGA控制电路输出的下位机控制信号,同时对采集的电压信号进行处理,并将处理后的信号发送给FPGA控制电路;
其中处理器解析的下位机控制信号包括耦合选择命令字、衰减倍数控制命令字、增益倍数控制命令字、选通命令字。
[0005] 如图2所示,所述模数转换及调理电路包括:
交直流耦合选择电路,用于接收FPGA控制电路的耦合选择命令字,对采集的电压信号进行交流耦合输出或者直流耦合输出;
电压衰减选择电路,用于接收FPGA控制电路的衰减倍数控制命令字,对耦合选择电路输出信号进行衰减选择输出;
电压跟随器,用于增强电压衰减选择电路信号的驱动能力;
电压增益电路,用于接收FPGA控制电路的增益倍数控制命令字,对电压跟随器输出的信号进行各种档位的信号放大;滤波及模数转换电路,用于对电压增益电路输出信号进行滤波并进行模拟信号到数字信号的转换,并将转换后的信号输出至FPGA控制电路。
[0006] 所述FPGA控制电路包括信号控制模块、数据处理模块;
信号控制模块,用于接收处理器发送的耦合选择命令字、衰减倍数控制命令字、增益倍数控制命令字,进而控制模数转换及调理电路;随后回传响应信号字给处理器;
数据处理模块,用于接收处理器下发的选通命令字,选择接收对应的模数转换及调理电路处理的电压信号,然后对滤波及模数转换电路输出的信号存储传至数据缓存DDR,待数据处理模块空闲时上传至处理器。
[0007] 一种基于时间同步的多通道数据采集仪还包括VCO调理模块,VCO调理模块包括VCO反馈控制模块、VCO、DA芯片和GPS,所述VCO反馈控制模块、VCO与DA芯片形成闭环控制,用于调节VCO时钟信号,调节后时钟信号通过VCO反馈控制模块传送给数据处理模块,GSP发送秒脉冲信号给VCO反馈控制模块;GPS发送时间及坐标信息给FPGA控制电路的信号控制模块,通过并行总线传输给处理器;所述VCO调理模块的调理过程包括:
步骤1:VC0反馈控制模块接收到GPS发送的秒脉冲信号后,对VCO的时钟信号进行计
数,记录的时钟个数6 ,其中当第一个秒脉冲到第二个秒脉冲之间时钟个数为F1,第二秒脉
冲到第三个秒脉冲之间时钟个数为F2,…..第η个秒脉冲到第η+1个秒脉冲之间时钟个数为Fn,i大于O ;
步骤2:通过以下公式计算 频率误差平均值:=
Figure CN103488112AD00061
^ = ,当K为10时,4为5的10倍频值;当K为100时,则4为Fi的100倍频值;
步骤3:VC0反馈控制模块对^\做PI计算,得到修正电压值控制命令字D,将修正电
压值控制命令字D输入到DA芯片,从而控制DA芯片输出能驱动VCO产生理论时钟频率的电压值,进而控制VCO产生FPGA控制电路所需的时钟频率,所述VCO产生的时钟频率通过VCO反馈控制模块输出至FPGA控制电路的数据处理模块;其中所述PI计算公式为
Figure CN103488112AD00062
[0008] 如图3所示,所述交直流耦合选择电路包括耦合模式选择器、第一电容,耦合模式选择器主控端与FPGA控制电路的信号控制模块连接,采集的电压通过第一电容输入到耦合模式选择器第一输入端,同时米集的电压信号输入到稱合模式选择器第二输入端,I禹合模式选择器输出端与电压衰减选择电路输入端连接。
[0009] 如图4所示,所述电压衰减选择电路包括第一分压电路和衰减倍数选择器; 第一分压电路,用于接收交直流耦合选择电路输出的信号,并对其进行电压分压输
出;
衰减倍数选择器,用于接收FPGA控制电路输出的衰减倍数控制命令字,对第一分压电路输出电压值进行选择性输出;所述第一分压电路包括第一分压电阻、第二分压电阻,所述第一分压电阻一端、衰减倍数选择器第一输入端与交直流耦合选择电路输出端连接;第一分压电阻另一端、衰减倍数选择器第二输入端与第二分压电阻一端连接;第二分压电阻另一端接地;衰减倍数选择器输出端与电压跟随器输入端连接,衰减倍数选择器主控端与FPGA控制电路的信号控制模块连接。
[0010] 如图5的所示,所述电压增益电路包括多级放大电路和第二分压电路,所述多级放大电路依次级联,所述放大电路包括放大器、数据选择器;
放大器,用于接收电压跟随器输出信号,同时接收数据选择器输出信号,对输入信号进行放大;
第二分压电路,用于接收放大器输出端信号,并对输出信号进行衰减;将放大器输出端信号按照对应档位输出至数据选择器输入端;
数据选择器,用于接收FPGA控制电路的信号控制模块输出的增益倍数控制命令字,对第二分压电路的输出电压信号进行档位选择,并输出至放大器输入端。
[0011] 所述第二分压电路包括第三分压电阻、第四分压电阻和第五分压电阻,放大器输出端与第二分压电路一端连接,第二分压电路另一端接地;放大器输出端与第三分压电阻一端连接,形成数据选择器第三输入端S3 ;第五分压电阻一端接地;第三分压电阻另一端与第四分压电阻一端共点连接,形成数据选择器第二输入端S2 ;所述第四分压电阻另一端与第五电压另一端共点连接,形成数据选择器第一输入端SI ;其中数据选择器第一控制端、数据选择器第二控制端用于接收FPGA控制电路的信号控制模块发送的增益倍数控制命令字,并控制数据选择器第一输入端S1、数据选择器第二输入端S2、数据选择器第三输入端S3其中之一与数据选择器输出端连接;当数据选择器第二输入端S2与数据选择器输
出端导通时,U- = ,当数据 选择器第一输入端SI与数据选择器输出
Figure CN103488112AD00071
分压电阻、第五分压电阻的电阻值,υΛί1是电压增益电路输出端电压值。
[0012] 一种基于时间同步的多通道数据采集仪还包括与模数转换及调理电路个数相对应的传感器电路;若传感器需要激励源进行驱动,则传感器电路包括传感器和与传感器个数对应的激励源电路,否则,传感器电路包括传感器;当传感器电路包括传感器和激励源电路时,处理器解析的下位机控制信号还包括激励源电路控制命令字,当信号控制模块接收到处理器下发的激励源电路控制命令字,信号控制模块控制相应的激励源电路,使得相应传感器工作,随后传感器将采集的环境信息发送给模数转换及调理电路进行信号调理;所述模数转换及调理电路结合FPGA控制模块的信号控制模块发送的耦合选择命令字、衰减倍数控制命令字、增益倍数控制命令字,对接收的环境信号进行信号调理。
[0013] 如图8所示,所述激励源电路包括DA转换芯片Ul、驱动器U3和隔离电阻R0,DA转换芯片Ul的控制字管脚、时钟管脚、数据锁存管脚、复位管脚分别与FPGA控制电路的信号控制模块输出端□的控制字管脚、时钟管脚、数据锁存管脚、复位管脚连接,DA转换芯片Ul的电流控制管脚和输出管脚分别接驱动器基极和驱动器集电极。
[0014] 综上所述,由于采用了上述技术方案,本发明的有益效果是:
1.本发明可通过FPGA控制电路选择采集某几个特定通道同时进行数据采集处理。并且系统硬件成本较低,模块化的设计,移植性较高,本发明可灵活放置于任何采集点,并且对采集到的数据可进行实时处理并进行存储,进行后续数据处理,适应性较强。
[0015] i1.通过VCO调理模块对时钟进行调理,使每台设备能实现高度同步的数据采集。
[0016] ii1.手持式带电池设计,增强了本发明的便携性和进行采集布置的灵活性。
[0017] iv.通过模数转换及调理电路,准确的对接口信号进行调理和数据转换。大大提高了设备的采样精度。
[0018] V.本发明实现了对电压信号实时采集及处理上传功能,接口数据采集和激励于一体,可通过控制选择是否激励传感器,使得接口兼容的传感器种类更加丰富。
[0019] v1.本发明通过不同触发方式的选择,可以提供给客户灵活的触发模式,以适应不同场合的使用。
附图说明
[0020] 本发明将通过例子并参照附图的方式说明,其中:
图1本发明原理框图。
[0021] 图2模数转换及调理电路原理框图。
[0022] 图3交直流耦合选择电路图。
[0023] 图4电压衰减选择电路图。
[0024] 图5电压增益电路图。
[0025] 图6仪表放大器示意图。
[0026] 图7是FPGA控制电路原理框图。
[0027] 图8激励源电路图。
具体实施方式
[0028] 本说明书中公开的所有特征,或公开的所有方法或过程中的步骤,除了互相排斥的特征和/或步骤以外,均可以以任何方式组合。
[0029] 本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征,除非特别叙述,均可被其他等效或具有类似目的的替代特征加以替换。即,除非特别叙述,每个特征只是一系列等效或类似特征中的一个例子而已。
[0030] 一、工作原理:
O不包括传感器及激激励源电路时,本装置工作原理:
上位机发送的下位机控制信号,通过处理器进行解包处理。处理器将解包处理的下位机控制信号发送给FPGA控制电路的信号控制模块、FPGA控制电路的数据处理模块,进而控制模数转换及调理电路工作。同时FPGA控制电路的信号控制模块接收GPS发送的时间、坐标信息,将其回传给处理器,进而通过处理器将GPS发送的信息存储并传送给上位机。具体过程是:
步骤1:上位机(PC机)通过网口将下发读取存储器控制信号、下位机控制信号,处理器接收到读取存储器控制信号、下位机控制信号,一方面处理器针对读取存储芯片控制信号的命令,通过网口回传存储芯片中的数据给PC机(并读取存储器中数据信号,回传读取存储芯片控制信号对应的数据信号给上位机,上位机机接收到存储芯片的数据,进行数据分析),另一方面处理器接收及解析下位机控制信号,同时将解析令字等,并将上述命令字发送给模数转换及调理电路;FPGA控制电路的数据处理模块接收到选通命令字,FPGA控制电路数据处理模块接收选通命令字后选通数据处理模块对应端口。
[0031] 步骤2:模数转换及调理电路(指的是交直流耦合选择电路主控端、电压衰减选择电路主控端、电压增益电路主控端)接收到FPGA控制电路信号控制模块(包括10个I/O输出端口,这10个I/O输出端口分别输出REGO信号、REGl信号、REG2信号、REG3信号、REG4信号、REG5信号以及激励源电路时钟管脚、数据锁存管脚、复位管脚、控制字管脚SDIN)发送的命令,同时VCO调理模块将接近理论的时钟频率(此时钟频率是经过VCO反馈控制模块、VCO、DA芯片形成的闭环控制调节后,VCO输出的时钟频率)发送给FPGA控制芯片的数据处理模块后,模数转换及调理电路将调理后的电压信号进行采集,FPGA控制电路的信号控制模块发送耦合选择信号给交直流耦合选择电路。
[0032] 步骤3:模数转换及调理电路(此时需要通过FPGA控制电路接收处理发送的选通命令字进行相应通道选通,进而FPGA控制电路数据处理模块选通通道接收相应模数转换及调理电路采集并处理的信号)将采集到的电压信号进行处理后,送入FPGA控制电路数据处理模块;FPGA控制电路的数据处理模块对多路并行数据通过并行数据总线回传给处理器(其中若FPGA控制电路采样速率高于总线传输速率时,采样数据先使用数据缓存DDR(即是DDR2 SRAM)进行缓存 ,待总线空闲时传给处理器),所述处理器对FPGA控制电路的回传数据进行数据存储。
[0033] I)其中触发方式的选择有多种,通过PC机给处理器下发触发方式,可以选择的触发方式有立即触发、内触发、外触发、GPS触发、网络触发。其中外触发、GPS触发、网络触发可实现多设备多通道的同步触发。外触发可捕获到触发接口的触发脉冲信号时触发设备进行采集,将所有设备的触发接口连在一起则可实现多台采集仪的同步触发,这种触发方式适合距离较近且同步精度要求较高时使用;GPS触发可将所有采集仪的触发时间设置为一致,可使所有采集仪在同一时间触发设备进行采集,实现所有采集仪的同步采集,这种触发方式适合距离远且要求同步精度较高时使用;网络触发可使用工控机通过局域网对网内的所有采集仪发送触发命令,当网内采集仪接收到触发命令时进行采集,这种触发方式适合距离较远且对同步精度要求较低时使用。内触发可设置某个通道有一个设定值大小信号以设定变化率(上升沿或下降沿)输入时,可使当前采集仪所有通道进行同步采集。外触发电路即为滤波及电平转换电路,将5V转换为3.3V。
[0034] 2)包括传感器及激激励源电路时,本装置工作原理::
21)在上述I)基础上,若传感器需要激励源电路进行激励才能工作(例如ICP传感器)时,则FPGA控制电路的信号控制模块发送耦合选择命令字控制交直流耦合选择电路工作在交流模式;处理器解析的下位机控制信号还包括激励源电路控制命令字。处理器下发的激励源电路控制命令字给FPGA控制电路的信号控制模块,FPGA控制电路信号控制模块选通传感器对应的激励源电路,进而使得对应传感器工作,随后传感器将采集到的环境信息发送给模数转换及调理电路进行处理。[0035] 22)在上述I)基础上,当传感器(一般普通的传感器)不需要激励源电路进行激励时,FPGA控制电路的信号控制模块发送耦合选择信号选择直流或交流工作模式。
[0036] 二、本采集仪包括以下几个部分(不包括传感器及激励源电路): a)模数转换及调理电路
包括交直流耦合选择电路、电压衰减选择电路、电压跟随器、电压增益电路、滤波及模数转换电路。以下分别对其进行描述:
I)交直流耦合选择电路
包括耦合模式选择器、第一电容Cl,耦合模式选择器主控端与FPGA控制电路的信号控制模块连接,米集的电压通过第一电容Cl输入到稱合模式选择器第一输入端,同时米集的电压信号输入到耦合模式选择器第二输入端,耦合模式选择器输出端与电压衰减选择电路输入端连接,具体过程是=FPGA控制电路的信号控制模块发送耦合选择命令字给耦合模式选择器主控端,控制稱合模式选择器第一输入端或稱合模式选择器第二输入端其中之一与耦合模式选择器输出端接通。所述耦合模式选择器是继电器K1、模拟开关等。
[0037] 11)当耦合模式选择器是继电器Kl时,如图3所示,继电器Kl是8个管脚,继电器Kl第八管脚(耦合模式选择器主控端接收信号REGO)、继电器Kl第一管脚(耦合模式选择器主控端接收信号REG1)、继电器Kl第八管脚(耦合模式选择器主控端接收信号REG0)联动,同时控制继电器Kl第五管脚或者继电器Kl第七管脚其中之一与继电器Kl第六管脚(耦合模式选择器输出端)输出。
[0038] 工作过程:
步骤1:采集的电压信号通过第一电容Cl输入到继电器Kl第五管脚(耦合模式选择器第一输入端),同时米集的电压信号输入到继电器Kl第七管脚(稱合模式选择器第二输入端);
步骤2:当FPGA控制电路的信号控制模块输出信号REGO状态为“ I ”、信号REGl状态为“O”时,继电器Kl第六管脚(耦合模式选择器输出端)与继电器Kl第五管脚(耦合模式选择器第一输入端)吸合;当信号REGO状态为“O”、REGl状态为“I”时,继电器Kl第六管脚与继电器Kl第七管脚(耦合模式选择器第二输入端)连通;当信号REGO状态为“I”、REGl状态为“I”时,继电器Kl第六管脚保持之前的管脚导通状态;当信号REGO状态为“O”、REGl状态为“O”时,继电器Kl第六管脚保持之前的管脚导通状态。即继电器Kl第五管脚(耦合模式选择器第一输入端)或者继电器Kl第七管脚(稱合模式选择器第二输入端)其中之一与继电器Kl第六管脚(耦合模式选择器第一输出端)接通,将采集到的电压信号输出到电压衰减选择电路。其中在本电路中继电器Ki第二管脚(耦合模式选择器第四输入端)、继电器Kl第三管脚(耦合模式选择器输出端)、继电器Kl第四管脚(耦合模式选择器第三输入端)不起作用,其中继电器Kl第二管脚、继电器Kl第三管脚、继电器Kl第四管脚都是接地。
[0039] 12)当耦合模式选择器是模拟开关,模拟开关主控端(为耦合模式选择器主控端)与FPGA控制电路的信号控制模块连接,采集的电压信号通过第一电容Cl输入到模拟开关第一输入端(稱合模式选择器第一输入端),同时米集的电压信号输入到模拟开关第二输入端(耦合模式选择器第二输入端),模拟开关输出端(耦合模式选择器输出端)与电压衰减选择电路输入端连接。
[0040] 2)电压衰减选择电路包括第一分压电路、衰减倍数选择器。
[0041] 衰减倍数选择器是继电器K2或者模拟开关等。所述第一分压电路包括第一分压电阻R1、第二分压电阻R2,所述第一分压电阻一端、衰减倍数选择器第一输入端与交直流耦合选择电路输出端连接;第一分压电阻Rl另一端、衰减倍数选择器第二输入端与第二分压电阻R2 —端连接;第二分压电阻R2另一端接地;衰减倍数选择器输出端与电压跟随器输入端连接,衰减倍数选择器主控端与FPGA控制电路的信号控制模块连接。
[0042] 21)如图4所示,以下用2个分压电阻组成的第一分压电路来控制衰减倍数选择器(8个管脚继电器K2)举例说明:
第一分压电路包括两个分压电阻或者三个分压电阻。其中第一分压电阻Rl —端、继电器K2第五管脚(衰减倍数选择器第一输入端与交直流耦合选择电路输出端连接;第一分压电阻Rl另一端、继电器K2第七管脚(衰减倍数选择器第二输入端)与第二分压电阻R2 —端连接,第二分压电阻R2另一端接地,继电器K2第六管脚(衰减倍数选择器输出端)与电压跟随器输入端连接;继电器K2第八管脚(衰减倍数选择器主控端,接收FPGA控制电路的信号控制模块发送的信号REG2)、继电器K2第一管脚(衰减倍数选择器主控端,接收FPGA控制电路的信号控制模块发送的信号REG3)与FPGA控制电路的信号控制模块连接。此时,当FPGA控制电路的信号控制模块输出信号REG2状态为“I”、信号REG3状态为“O”时,继电器K2第六管脚(稱合模式选择器输出端)与继电器K2第五管脚(稱合模式选择器第一输入端)吸合,Umt = Um ;当信号REG2状态为“O”、REG3状态为“ I”时,继电器K2第六管脚与继电
Uin*
器K2第七管脚(耦合模式选择器第二输入端)连通,此时Umt = ^ ;当信号REG2状态
为“I”、REG3状态为“I”时,继电器K2第六管脚保持之前的管脚导通状态;当信号REG2状态为“0”、REG3状态为“O”时,继电器K2第六管脚保持之前的管脚导通状态。即继电器K2第五管脚(稱合模式选择器第一输入端)或者继电器K2第七管脚(稱合模式选择器第二输入端)其中之一与继电器K2第六管脚(I禹合模式选择器第一输出端)接通,将电压信号输出到电压跟随器中。其中继电器K2第二管脚(耦合模式选择器第三输入端)、继电器K2第三管脚(耦合模式选择器输出端)、继电器K2第四管脚(耦合模式选择器第四输入端)不起作用。其中Uin是交直流耦合选择电路输出的电压信号。Uout是电压衰减选择电路输出电压信号。
[0043] 22)衰减倍数选择器是采用模拟开关,开关控制端(为衰减倍数选择器主控端)与FPGA控制电路的信号控制模块连接,交直流耦合选择电路输出端、第一分压电阻Rl —端与开关第一输入端(衰减倍数选择器第一输入端)连接,第一分压电阻Rl另一端(电压衰减端)、第二分压电阻R2 —端与开关第二输入端(衰减倍数选择器第二输入端)连接,第二分压电阻R2另一端接地。开关输出端(衰减倍数选择器输出端)与电压跟随器输入端连接。
[0044] 其中衰减倍数由第一分压电阻与第二分压电阻之间的比值决定。由此可知,衰减倍数可以取任意值。
[0045] 工作过程:FPGA控制电路的信号控制模块发送衰减倍数控制命令字给衰减倍数选择器K2主控端,不同的控制字选择衰减倍数选择器第一输入端或者衰减倍数选择器第二输入端其中之一与衰减倍数选择器输出端接通。因为衰减倍数选择器第一输入端、衰减倍数选择器第二输入端的电压值不同,所以,衰减倍数选择器输出端输出不同衰减倍数的电压输出信号。[0046] 在上述基础上,所述电压衰减选择电路还包括第二电容C2、第三电容C3,其中第二电容C2、第三电容C3分别与第一分压电阻R1、第二分压电阻R2并联连接。所述第二电容C2、第三电容C3的作用是:对信号进行交流补偿,提高信号带宽,同时具备滤波作用。交
Dl d
流补偿公式=
[0047] 3)电压增益电路
电压增益电路包括放大电路和第二分压电路。
[0048] 放大电路被仪表放大器或者比例放大选择电路代替,
31)当电压增益电路是放大电路时,放大电路包括放大器U2、数据选择器。所述数据选择器是模拟开关K3。如图5所示。以下用3个分压电阻组成的第二分压电路来控制数据选择器(模拟开关K3)举例说明:
数据选择器包括数据选择器第一控制端、数据选择器第二控制端、数据选择器第一输入端S1、数据选择器第二输入端S2、数据选择器第三输入端S3、数据选择器第四输入端S4、数据选择器输出端、数据选择器正电源端、数据选择器负电源端,数据选择器接地端等,其中模拟开关K3第一管脚(数据选择器第一控制端)、模拟开关K3第十四管脚(数据选择器第二控制端)接收FPGA控制电路的信号控制模块发送的增益倍数控制命令字(由REG4、REG5组成,4种组合),并控制模拟开关K3第四管脚(数据选择器第一输入端)、模拟开关K3第五管脚(数据选择器第二输入端)、模拟开关K3第十一管脚(数据选择器第三输入端)、模拟开关K3第十管脚(数据选择器第四输入端)其中之一与模拟开关K3第六管脚输出端(数据选择器输出端)接通。使得不同增益倍数控制命令字控制不同的增益倍数选择输出。
[0049] 其中第二分压电路输出端口与数据选择器的输入端口相对应。放大器输出端与第三分压电阻R3 —端连接,形成数据选择器第三输入端S3 ;第五分压电阻一端接地;第三分压电阻R3另一端与第四分压电阻R4 —端共点连接,形成数据选择器第二输入端S2 ;所述第四分压电阻R4另一端与第五电压R5另一端共点连接,形成数据选择器第一输入端SI。
[0050] 模拟开关K3第二管脚通过一电阻与放大器U2正供电端连接。模拟开关K3第三管脚通过电容接地。模拟开关K3第六管脚与放大器U2负输入端连接,模拟开关K3第七管脚、模拟开关K3第八管脚、模拟开关K3第九管脚悬空,模拟开关K3第十二管脚通过电容接地,模拟开关K3第十三管脚接地。放大器U2第三管脚与电压跟随器连接,用于接收电压跟随器输出信号。放大器U2第二管脚与模拟开关K3第六管脚连接,用于接收数据选择器输出端的信号,放大器U2第四管脚是负供电端,放大器U2第七管脚是正供电端,放大器U2第六管脚是输出端与滤波及模数转换电路输入端连接。
[0051] 当FPGA控制电路的信号控制模块输出信号REG5、REG4输出值形成4中状态,可对应控制模拟开关K3第四管脚(数据选择器第一输入端SI)、模拟开关K3第五管脚(数据选择器第二输入端S2)、模拟开关K3第十一管脚(数据选择器第三输入端S3)、模拟开关K3第十管脚(数据选择器第四输入端S4,与数据选择器第三输入端D3连通)其中置于与模拟开关K3第六管脚(数据选择器输出端)导通,当模拟开关K3第五管脚与模拟开关K3第六管脚
TI R^4~ R44-
导通时,U磁=—M^一^^ ,当模拟开关K3第四管脚与模拟开关K3第六管脚导通
KA+ Kj时,U磁=。模拟开关K3第十一管脚与模拟开关K3第六管脚导通时,
[0052] 在上述基础上,电压增益电路还包括第四电容C4、第五电容C5、第六电容C6。其中第四电容C4、第五电容C5、第六电容C6分别与第三分压电阻R3、第四分压电阻R4、第五电阻R5并联连接,这些电容的个数与第二分压电路中的电阻个数相对应。所述第四电容C4、第五电容C5、第六电容C6的作用是:对信号进行交流补偿,提高信号带宽,同时具备滤波作用。交流补偿公式:R3/R4/R5=C6/C5/C4。
[0053] 32)当电压增益电路是仪表放大器时,如图6所示,Al和AO为电压增益控制端,接收FPGA控制电路的信号控制模块发送的增益倍数控制命令字(由REG4、REG5组成,4种组合)。Al为0、A0为O时电压增益为I, Al为O、AO为I时电压增益为2, Al为1、A0为O时电压增益为5,Al为1、AO为I时电压增益为10。仪表放大器输入端与电压跟随器输出端相连,仪表放大器输出端与滤波及模数转换电路输出端相连。
[0054] 4 )滤波及模数转换电路
包括滤波电路及模数转换电路。其作用是进行信号的滤波处理后,进行模拟信号转换为数字信号。
[0055] b) FPGA控制电路
如图7所示,FPGA控制电路包括信号控制模块、数据处理模块,通过FPGA芯片或者处理器实现。信号控制模块,接收GPS时间及坐标信息,接收处理器下发的信号,并将其下发给模数转换及调理电路、激励源电路等。数据处理模块接收模数转换及调理电路处理后的数字信号,并将此信号上传给处理器。
[0056] 其中FPGA控制电路与处理器之间是通过并行总线进行数据传输,比如:并行总线包括地址总线、数据总线和控制总线。
[0057] C) VCO调理模块,
VCO调理模块包括VCO反馈控制模块、VC0、DA芯片和GPS,所述VCO反馈控制模块、VCO与DA芯片形成闭环控制,用于调节VCO时钟信号,调节后的时钟信号通过VCO反馈控制模块发送给数据处理模块,GPS发送秒脉冲信号给VCO反馈控制模块,GPS发送时间及坐标信息给FPGA控制电路的信号控制模块,VCO反馈控制模块也是通过FPGA芯片或处理器实现的。
[0058] GPS给FPGA控制电路的信号控制模块发送时间、坐标信息,GPS发送秒脉冲信号给VCO反馈控制模块。所述VCO反馈控制模块、VCO与DA芯片形成闭环控制,用于调节VCO时钟信号,调节后时钟信号通过VCO输出端传送给数据处理模块,GSP发送秒脉冲信号给VCO反馈控制模块;GPS发送时间及坐标信息给FPGA控制电路的信号控制模块,通过并行总线传输给处理器;所述VCO调理模块的调理过程包括:
步骤1:VC0反馈控制模块接收到GPS发送的秒脉冲信号后,对VCO的时钟信号进行计
数,记录的时钟个数6,其中当第一个秒脉冲到第二个秒脉冲之间时钟个数为F1,第二秒脉
冲到第三个秒脉冲之间时钟个数为F2,…..第η个秒脉冲到第η+1个秒脉冲之间时钟个数为Fn,i大于O ;步骤2:通过以下公式计算频率误差平均值:
Figure CN103488112AD00141
其中是vco理论时钟频率值,
& = S *r,当κ为ίο时,^为6的ίο倍频值;当K为ιοο时,则&为Fi的ιοο倍频值;
步骤3 =VCO反馈控制模块对
Figure CN103488112AD00142
做PI计算,得到修正电压值控制命令字D,将修正电
压值控制命令字D输入到DA芯片,从而控制DA芯片输出能驱动VCO产生理论时钟频率的电压值,进而控制VCO产生FPGA控制电路所需的时钟频率,所述VCO产生的时钟频率通过VCO反馈控制模块输出至FPGA控制电路的数据处理模块;其中所述PI计算公式为
Figure CN103488112AD00143
, Kp=I 和 Ki=16。
[0059] 在上述电路基础上,所述VCO调理模块还包括正比例放大电路。
[0060] 三,本采集仪包括以下几个部分(包括传感器及激励源电路)
c)在上述二基础上,所述模数转换及调理电路、FPGA控制电路、处理器、GPS、存储器基础上,本发明还包括传感器电路。详见下述说明:
O不需要激励源电路的传感器电路
包括多个传感器(大于等于2),各个传感器供电后,将采集的环境信号发送给模数转换及调理电路。
[0061] 2)需要激励源电路的传感器电路
21)包括多个传感器(大于等于2)和与传感器个数相对应的激励源电路。此时传感器工作需要激励源电路提供电流或者电压供电,而激励源电路工作是通过FPGA控制电路的信号控制模块发送的激励源电路控制命令字(此命令字的作用是:设置激励源输出电流大小,使能激励源,进而提供传感器需要的激励信号,定义当控制信号为“ I”时,交直流耦合选择电路进行交流耦合方式工作,当控制信号为“ O ”时,交直流耦合选择电路进行直流耦合方式工作,当然也可定义为相反)来工作的,进而激励源电路驱动传感器采集环境参数,传感器将采集到的环境参数主动发送给模数转换及调理电路进行后续处理。
[0062] 注意传感器一般都是将环境参数转换为电压信号供设备采集。
[0063] 12)激励源电路组成:
包括DA转换芯片Ul (数模转换芯片,通过控制字产生对应的电流或者电压信号的芯片)、驱动器U3 (三极管或者放大管)、隔离电阻RO (即就是电阻,用于减小激励源对传感器信号的影响),如图8所示。
[0064] 连接关系::FPGA控制电路信号控制模块还包括时钟管脚、数据锁存管脚、复位管脚、控制字管脚SDIN,所述DA转换芯片Ul的控制字管脚(Ul第九管脚SDIN)与FPGA控制电路的信号控制模块(FPGA控制电路的信号控制模块控制字管脚)、DA转换芯片Ul第八管脚(时钟管脚)与FPGA控制电路信号控制模块时钟管脚连接,Ul第七管脚(数据锁存管脚LATCH)与FPGA控制电路的数据锁存管脚连接,Ul第六管脚(复位管脚CLEAR)与FPGA控制电路的信号控制模块的复位管脚连接。DA转换芯片Ul的电流控制管脚(Ul第十九管脚)和输出管脚(Ul第二十管脚)分别接驱动器U3基极和驱动器U3集电极。FPGA控制电路的信号控制模块的复位管脚首先向Ul的复位管脚发送复位命令,然后给DA转换芯片时钟管脚提供时钟、并根据时钟同步向控制字管脚发送串行控制字,发送完毕后再向Ul的数据锁存管脚发送锁存命令字,DA转换芯片将串行控制字转换为电流信号通过驱动器驱动后输出。DA转换芯片管脚20输出电流到驱动器集电极,当有电流流过时DA转换芯片在内部将会产生一个反馈电压,与控制字设置电压比较后通过管脚19控制放大器基极,将驱动器发射极输出电流控制为设定值,从而输出恒定电流。
[0065] Ul其余管脚说明:U1第一管脚、Ul第二十五管脚、Ul第四管脚、Ul第五管脚、Ul第十一管脚、Ul第十二管脚、Ul第二十三管脚接地,Ul第二管脚与Ul第三管脚之间跨接电阻,Ul第二十四管脚接电压。Ul第二十一管脚、Ul第二十二管脚接通,Ul第十七管脚、Ul第十八管脚悬空,Ul第十六管脚、Ul第十三管脚通过电阻接地,Ul第十四管脚通过电阻、电容接地。Ul第十五管脚通过电容接地。
[0066] U3基极与发射极之间跨接电阻,并且U3发射极通过电阻RO输出信号至传感器。
[0067] 四、除上述所述之外,本发明还包括按键电路、指示灯。
[0068] 本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合,以及披露的任一新的方法或过程的步骤或任何新的组合。

Claims (10)

1.一种基于时间同步的多通道数据采集仪,其特征在于包括: 处理器,用于通过网口接收及解析上位机发送的读取存储芯片控制信号、下位机控制信号;并输出下位机控制信号给FPGA控制电路;读取并回传存储器的数据信号给上位机;回传FPGA控制电路控制信号采集的数据信号给上位机; FPGA控制电路,用于接收并输出处理器发送的下位机控制信号,并回传响应信号给处理器;回传模数转换及调理电路采集的数据信息给处理器; 至少一路模数转换及调理电路,用于接收FPGA控制电路输出的下位机控制信号,同时对采集的电压信号进行处理,并将处理后的信号发送给FPGA控制电路; 其中处理器解析的下位机控制信号包括耦合选择命令字、衰减倍数控制命令字、增益倍数控制命令字、选通命令字。
2.根据权利要求1所述的一种基于时间同步的多通道数据采集仪,其特征在于所述模数转换及调理电路包括: 交直流耦合选择电路,用于接收FPGA控制电路的耦合选择命令字,对采集的电压信号进行交流耦合输出或者直流耦合输出; 电压衰减选择电路,用于接收FPGA控制电路的衰减倍数控制命令字,对耦合选择电路输出信号进行衰减选择输出; 电压跟随器,用于增强电压衰减选择电路信号的驱动能力; 电压增益电路,用于接收FPGA控制电路的增益倍数控制命令字,对电压跟随器输出的信号进行各种档位的信号放大;` 滤波及模数转换电路,用于对电压增益电路输出信号进行滤波并进行模拟信号到数字信号的转换,并将转换后的信号输出至FPGA控制电路。
3.根据权利要求2所述的一种基于时间同步的多通道数据采集仪,其特征在于所述FPGA控制电路包括信号控制模块、数据处理模块; 信号控制模块,用于接收处理器发送的耦合选择命令字、衰减倍数控制命令字、增益倍数控制命令字,进而控制模数转换及调理电路;随后回传响应信号字给处理器; 数据处理模块,用于接收处理器下发的选通命令字,选择接收对应的模数转换及调理电路处理的电压信号,然后对滤波及模数转换电路输出的信号存储传至数据缓存DDR,待数据处理模块空闲时上传至处理器。
4.根据权利要求3所述的一种基于时间同步的多通道数据采集仪,其特征在于还包括VCO调理模块,VCO调理模块包括VCO反馈控制模块、VCO、DA芯片和GPS,所述VCO反馈控制模块、VCO与DA芯片形成闭环控制,用于调节VCO时钟信号,调节后时钟信号通过VCO反馈控制模块传送给数据处理模块,GSP发送秒脉冲信号给VCO反馈控制模块;GPS发送时间及坐标信息给FPGA控制电路的信号控制模块,通过并行总线传输给处理器;所述VCO调理模块的调理过程包括: 步骤1:VC0反馈控制模块接收到GPS发送的秒脉冲信号后,对VCO的时钟信号进行计数,记录的时钟个数Fi ,其中当第一个秒脉冲到第二个秒脉冲之间时钟个数为F1,第二秒脉冲到第三个秒脉冲之间时钟个数为F2,…..第η个秒脉冲到第η+1个秒脉冲之间时钟个数为Fn,i大于O ;步骤2:通过以下公式计算频率误差平均值:Ωι = Σμ^__FA., ηω2 = Σ—(irZzU,…^ = ΣΜ卜4J,其中是vco理论时钟频率值, η n F& = S *r,当κ为ίο时,^为6的ίο倍频值;当K为loo时,则&为Fi的ιοο倍频值; 步骤3 =VCO反馈控制模块对^\做PI计算,得到修正 电压值控制命令字D,将修正电压值控制命令字D输入到DA芯片,从而控制DA芯片输出能驱动VCO产生理论时钟频率的电压值,进而控制VCO产生FPGA控制电路所需的时钟频率,所述VCO产生的时钟频率通过VCO反馈控制模块输出至FPGA控制电路的数据处理模块;其中所述PI计算公式为D= K?*n, +KiJdCi, , Kp=I 和 Ki=16。 K^i
5.根据权利要求1所述的一种基于时间同步的多通道数据采集仪,其特征在于所述交直流耦合选择电路包括耦合模式选择器、第一电容,耦合模式选择器主控端与FPGA控制电路的信号控制模块连接,采集的电压通过第一电容输入到耦合模式选择器第一输入端,同时采集的电压信号输入到耦合模式选择器第二输入端,耦合模式选择器输出端与电压衰减选择电路输入端连接。
6.根据权利要求1所述的一种基于时间同步的多通道数据采集仪,其特征在于所述电压衰减选择电路包括第一分压电路和衰减倍数选择器; 第一分压电路,用于接收交直流耦合选择电路输出的信号,并对其进行电压分压输出; 衰减倍数选择器,用于接收FPGA控制电路输出的衰减倍数控制命令字,对第一分压电路输出电压值进行选择性输出; 所述第一分压电路包括第一分压电阻、第二分压电阻,所述第一分压电阻一端、衰减倍数选择器第一输入端与交直流耦合选择电路输出端连接;第一分压电阻另一端、衰减倍数选择器第二输入端与第二分压电阻一端连接;第二分压电阻另一端接地;衰减倍数选择器输出端与电压跟随器输入端连接,衰减倍数选择器主控端与FPGA控制电路的信号控制模块连接。
7.根据权利要求1所述的一种基于时间同步的多通道数据采集仪,其特征在于所述电压增益电路包括多级放大电路和第二分压电路,所述多级放大电路依次级联,所述放大电路包括放大器、数据选择器; 放大器,用于接收电压跟随器输出信号,同时接收数据选择器输出信号,对输入信号进行放大; 第二分压电路,用于接收放大器输出端信号,并对输出信号进行衰减;将放大器输出端信号按照对应档位输出至数据选择器输入端; 数据选择器,用于接收FPGA控制电路的信号控制模块输出的增益倍数控制命令字,对第二分压电路的输出电压信号进行档位选择,并输出至放大器输入端。
8.根据权利要求7所述的一种基于时间同步的多通道数据采集仪,其特征在于所述第二分压电路包括第三分压电阻、第四分压电阻和第五分压电阻,放大器输出端与第二分压电路一端连接,第二分压电路另一端接地;放大器输出端与第三分压电阻一端连接,形成数据选择器第三输入端S3 ;第五分压电阻一端接地;第三分压电阻另一端与第四分压电阻一端共点连接,形成数据选择器第二输入端S2;所述第四分压电阻另一端与第五电压另一端共点连接,形成数据选择器第一输入端SI ;其中数据选择器第一控制端、数据选择器第二控制端用于接收FPGA控制电路的信号控制模块发送的增益倍数控制命令字,并控制数据选择器第一输入端S1、数据选择器第二输入端S2、数据选择器第三输入端S3其中之一与数据选择器输出端连接;当数据选择器第二输入端S2与数据选择器输出端导通时,
Figure CN103488112AC00041
,当数据选择器第一输入端SI与数据选择器输出端导通 时,
Figure CN103488112AC00042
当数据选择器第三输入端S3与数据选择器输出端导通 时
Figure CN103488112AC00043
; 是电压增益电路输入端电压值,R3、R4、R5分别为第三电阻、第四分压电阻、第五分压电阻的电阻值,A^是电压增益电路输出端电压值。
9.根据权利要求1至8之一所述的一种基于时间同步的多通道数据采集仪,其特征在于还包括与模数转换及调理电路个数相对应的传感器电路;若传感器需要激励源进行驱动,则传感器电路包括传感器和与传感器个数对应的激励源电路,否则,传感器电路包括传感器;当传感器电路包括传感器和激励源电路时,处理器解析的下位机控制信号还包括激励源电路控制命令字,当信号控制模块接收到处理器下发的激励源电路控制命令字,信号控制模块控制相应的激励源电路,使得相应传感器工作,随后传感器将采集的环境信息发送给模数转换及调理电路进行信号调理;所述模数转换及调理电路结合FPGA控制模块的信号控制模块发送的耦合选择命令字、衰减倍数控制命令字、增益倍数控制命令字,对接收的环境信号进行信号调理。
10.根据权利要求9所述的一种基于时间同步的多通道数据采集仪,其特征在于所述激励源电路包括DA转换芯片U1、驱动器U3和隔离电阻R0,DA转换芯片Ul的控制字管脚、时钟管脚、数据锁存管脚、复位管脚分别与FPGA控制电路的信号控制模块输出端口的控制字管脚、时钟管脚、数据锁存管脚、复位管脚连接,DA转换芯片Ul的电流控制管脚和输出管脚分别接驱动器基极和驱动器集电极。
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