CN103428137B - 一种无线高速短距离通信芯片 - Google Patents

Abstract

本发明提供了一种60GHz无线高速短距离通信芯片，其包括：发射单元，其用于将输入芯片的数据进行处理后调制成调制信号并发射出去；接收单元，其用于接收和解调来自天线的调制信号，并将解调得到的数据通过输出端发送到外部；数字控制单元，其用于控制产生芯片内部的所有可配置变量以及提供与外部数字处理部进行通信的接口；收发开关，其将发射模块和接收模块连接到公共天线接口处以在不同时间上基于可配置变量控制芯片进入发射模式和接收模式；时钟产生模块，其为芯片内部的各个模块提供所需的所有时钟；偏置产生模块，用于为芯片提供所需的偏置电压和偏置电流。采用本发明的芯片可以使得通信系统更加紧凑，适应很多对于集成度要求比较高的场合。

Description

一种无线高速短距离通信芯片

技术领域

本发明涉及通信技术领域，具体地说，涉及一种无线高速短距离通信芯片。

背景技术

随着CMOS工艺的日益发展，MOS晶体管的特征频率也在不断提高，从而为毫米波段（30GHz～300GHz）的CMOS集成电路的设计提供了有力的技术支持。在毫米波段中，60GHz频带被认为是最适合进行无线高速短距离通信的频带。这是因为在60GHz频带附近，氧气对电磁波的吸收达到峰值，同时墙壁等障碍物对毫米波的衰减很大，因此工作在60GHz的无线通信系统在短距离通信的安全性能和抗干扰性能上存在得天独厚的优势。

目前存在于市场上的无线通信系统大部分都工作5GHz以下的频带，如移动手机、蓝牙、无线局域网等。相对于这类无线通信系统而言，60GHz的无线通信系统的另一个巨大的优势是带宽。根据香农定理,频谱带宽与信道容量是成正比的,而信道容量则直接决定了通信系统所能传输的最大速率。在60GHz的频段内，全球无需许可即可免费使用的带宽可达7GHz～9GHz，在这样宽的带宽内，无需使用正交频分复用（OFDM）等复杂的高阶调制技术和多输入多输出技术（MIMO），也能够实现高达数个Gbps甚至10Gbps以上数据率的高速无线通信。

针对60GHz的无线通信应用，目前业界已经出现了多种技术标准，包括IEEE802.15.3c、WirelessHD、IEEE802.11ad、WiGig（WirelessGigabit）联盟和ECMA387等，这些标准主要是针对大文件传输、高清数据流，无线显示等家庭数字应用。对于这类家庭数字应用，如何降低成本是目前面临的一个巨大挑战。

为了降低成本，采用CMOS技术将包括毫米波收发前端、时钟频率综合、基带信号处理等尽可能多的电路模块集成化，从而减小芯片面积。因此，采用创新的天线和封装技术使得系统小型化是60GHz无线高速短距离通信收发系统未来的发展趋势。

发明内容

本发明所要解决的技术问题之一是提出了一种采用单芯片集成电路技术实现的60GHz无线高速短距离通信收发系统，此系统采用正交相移键控（QPSK）调制方式和二次变频结构，通过集成毫米波收发开关，减少了所需的天线数目从而给此系统带来了面积和成本上的优势，同时此系统的毫米波前端电路采用的宽带化的设计方法，结合模数混合的基带解调模块，能够支持高达10Gbps数据率的高性能通信。系统内部集成有数字控制单元，对接收通路可变增益放大器的增益、本振信号的幅度进行配置。本发明的60GHz无线高速短距离通信芯片包括：

发射单元，其用于将输入所述芯片的数据进行差分和整形处理后调制成一定频率的调制信号并通过天线发射出去；

接收单元，其用于接收和解调来自天线的调制信号，并将解调得到的数据通过输出端发送到所述芯片外部；

数字控制单元，其用于控制产生所述芯片内部的所有可配置变量以及提供与外部数字处理部进行通信的接口，其中所提供的可配置变量包括工作模式、数据来源、时钟频率、调制解调信号的放大增益；

收发开关，其将所述发射模块和接收模块连接到公共天线接口处以在不同时间上基于所述可配置变量控制所述芯片进入发射模式和接收模式；

时钟产生模块，其为所述芯片内部的各个模块提供所需的所有时钟；

偏置产生模块，用于为所述芯片提供所需的偏置电压和偏置电流。

根据本发明的一个实施例，所述发射单元为QPSK发射机，其在发射模式下，用于产生60GHz的QPSK调制信号，并通过所述收发开关和天线发射出去。

根据本发明的一个实施例，所述QPSK发射机包括：

基带数据产生模块，用于在片内产生I,Q两路差分的伪随机数据，其中，其输入端与芯片外部输入端相连，以支持将所述芯片外输入的I,Q单端数据转换为差分数据并驱动到满摆幅，使得I,Q差分输出端上的输出数据可在片内产生的伪随机数据和片外输入数据之间切换，其中，所述基带数据产生模块的同步时钟为时钟产生模块中的基带时钟；

QPSK调制器，用于将所述基带数据产生模块的输出数据调制到20GHz，所述调制器的多路数据输入端分别与所述基带数据产生模块的I,Q差分输出端相连，所述调制器的多路本振输入端由二级本振信号的发射通路缓冲器驱动；

上混频器，差分输入端与所述调制器的差分输出端相连，本振端由一级本振信号的发射通路缓冲器驱动，用于将调制器产生的20GHz频段调制信号进行二次上混频，以及

功率放大器，其输入端与所述上混频器输出端相连，用于将上混频器产生的QPSK调制信号进行功率放大，其输出端与所述收发开关相连，以将放大后的调制信号发射出去。

根据本发明的一个实施例，所述接收单元为QPSK接收机，其在接收模式下，用于对接收到的调制信号进行二级下变频、放大和解调处理，并将得到的数字信号输出至所述芯片之外。

根据本发明的一个实施例，所述QPSK接收机包括：

低噪声放大器，输入端与所述收发开关相连，用于低噪声放大从所述芯片外接收到的调制信号，同时降低后续模块的噪声对接收机灵敏度的影响；

一级下混频器，输入端与所述低噪声放大器的输出端相连，本振端由一级本振信号的接收通路缓冲器驱动，用于将所述低噪声放大器输出端上低噪声放大后的调制信号一次下变频至第一频段，然后通过其中的差分输出端输出；

I,Q二级下混频器，两路输入分别与所述一级下混频器的差分输出端相连，四路本振输入端由二级本振信号的接收通路缓冲器驱动，用于对变频后的调制信号进行二次下变频至第二频段，然后通过其中的差分输出端输出；

I,Q可变增益放大器，其输入分别与所述I,Q二级下混频器的差分输出端相连，用于放大二次下变频后的调制信号，同时其输入端通过选通开关连接至所述芯片的外部引脚上用于片外输入信号测试，其中所述放大器的增益为由片内数字控制单元配置的可配置变量，以适应接收机动态范围的要求，其输出端通过缓冲器连接至所述芯片的外部引脚上用于片外输出信号测试；

第二频段解调模块，用于对所述放大后的第二频段调制信号进行解调，以产生基带数据从而实现数字信号输出。

根据本发明的一个实施例，所述第一频段为20GHz频段，所述第二频段为基带。

根据本发明的一个实施例，所述第二频段解调模块为基带解调产生模块，其包括：

依次串接的载波恢复模块、放大器、直流消除模块以及采样输出模块，其中，所述载波恢复模块的输入端与所述I,Q可变增益放大器的差分输出端相连，所述采样输出模块的数字信号输出端与所述芯片的外部引脚相连以将解调后的数字信号输出到片外；和

时钟数据恢复模块，其由时钟产生模块驱动，产生的输出提供给所述采样输出模块，使得采样时钟边沿与数据信号的中心对准。

根据本发明的一个实施例，所述基带解调产生模块还包括数据反馈均衡模块，所述数据反馈均衡模块将所述采样输出模块的输出经过均衡处理后叠加到所述放大器的输出上以作为所述直流消除模块的输入，以便减小由信道的非理想特性引入码间干扰而造成的信噪比恶化。

根据本发明的一个实施例，所述采样输出模块的输出还反馈至所述载波恢复模块、所述直流消除模块和所述时钟数据恢复模块，以实现低误码率的数字信号输出。

根据本发明的一个实施例，所述时钟产生模块包括：

锁相环，用于产生所述芯片一次变频所需的本振信号和二次变频所需的本振信号，其包括依次串接的压控振荡器、一级本振缓冲器、正交注入锁定分频器、二级本振缓冲器、两个二分频器、可变除数分频器、鉴频鉴相器以及电荷泵；所述鉴频鉴相器的参考频率通过芯片外部的一个引脚输入，所述电荷泵的差分输出端与芯片外部的第一差分引脚连接，芯片外部的第二差分引脚将片外环路滤波器产生的电压控制信号传送至压控振荡器；所述一级和二级本振缓冲器均包含发射/接收通路缓冲器，分别用于驱动发射/接收通路的变频模块；

本振变压器，初级线圈一端连接至芯片外部引脚，另一端接地，次级线圈两端连接至所述压控振荡器的输出缓冲器第一级的差分输出端，芯片可以通过所述数字控制单元配置为片外本振模式或者片内本振模式；

基带时钟产生模块，用于为发射单元和接收单元提供5GHz，2.5GHz，1.25GHz，625MHz四档频率可变的同步和采样时钟，其中，其输入端与所述锁相环的分频器链中的5GHz节点相连，其包括：三个依次串联逐级分频的二分频器、四个用于分别放大并隔离所述四个频率的信号的缓冲器、和四个用于选择基带时钟产生模块的输出频率的选通开关。

本系统可以适应于不同通信距离的应用，通过对基带时钟频率的配置，本系统可以实现10Gbps、5Gbps、2.5Gbps、1.25Gbps四档可变数据率的无线高速短距离通信。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：

图1显示了根据本发明的一个实施例的60GHz无线高速短距离通信芯片的结构图；

图2示意性地显示了采用本发明的60GHz无线高速短距离通信芯片进行通信的实施例。

具体实施方式

以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。

如图1所示，其中显示了一种根据本发明的实施例的60GHz无线高速短距离通信芯片。该芯片包括：发射单元101、接收单元102、数字控制单元103、收发开关104、时钟产生模块105以及偏置产生模块106。

发射单元101用于将输入所述芯片的数据进行差分和整形处理后调制成一定频率的调制信号并通过天线发射出去。接收单元102用于接收和解调来自天线的调制信号，并将解调得到的数据通过输出端发送到所述芯片外部。

数字控制单元103用于控制产生所述芯片内部的所有可配置变量以及提供与外部数字处理部进行通信的接口，其中所提供的可配置变量包括工作模式、数据来源、时钟频率、调制解调信号的放大增益。

收发开关104将发射单元和接收单元连接到公共天线接口处，以在不同时间上基于可配置变量控制芯片进入发射模式和接收模式。

时钟产生模块105为芯片内部的各个模块提供所需的所有时钟。而偏置产生模块106为芯片提供所需的偏置电压和偏置电流。

这里，发射单元101和接收单元102可以为QPSK发射机和QPSK接收机。QPSK发射机在发射模式下，用于产生60GHz的QPSK调制信号，并通过收发开关104和天线发射出去。QPSK接收机在接收模式下，用于对接收到的调制信号进行下变频、放大和解调处理，并将得到的数字信号输出至芯片之外。芯片所处的工作模式由数字控制单元产生的可配置变量来确定。

当发射单元101为QPSK发射机时，它可包括：基带数据产生模块1011、QPSK调制器1012、上混频器1013以及功率放大器1014。

其中，基带数据产生模块1011用于在片内产生I,Q两路差分的伪随机数据，其输入端与芯片外部输入端相连，以支持将芯片外输入的I,Q单端数据转换为差分数据并驱动到满摆幅，使得I,Q差分输出端上的输出数据可在片内产生的伪随机数据和片外输入数据之间切换，其中，基带数据产生模块的同步时钟为时钟产生模块中的基带时钟。

QPSK调制器1012用于将基带数据产生模块1011的输出数据调制到20GHz，该调制器1012的多路数据输入端分别与基带数据产生模块1011的I,Q差分输出端相连，该调制器1012的多路本振输入端由二级本振信号的发射通路缓冲器驱动。

上混频器1013的差分输入端与调制器的差分输出端相连，本振端由一级本振信号的发射通路缓冲器驱动，用于将调制器产生的20GHz频段调制信号进行二次上混频。

功率放大器1014的输入端与上混频器1013的输出端相连，用于将上混频器1013产生的QPSK调制信号进行功率放大，其输出端与收发开关104相连，将放大后的调制信号发射出去。

在接收单元102采用QPSK接收机实现时，其包括：低噪声放大器1021、一级下混频器1022、I,Q二级下混频器1023、I,Q可变增益放大器1024、第二频段解调模块1025。

如图1所示，低噪声放大器1021的输入端与收发开关相连，用于低噪声放大从片外接收到的调制信号，并降低后续模块的噪声对接收机灵敏度的影响。

一级下混频器1022的输入端与低噪声放大器1021的输出端相连，本振端由一级本振信号的接收通路缓冲器驱动，用于将低噪声放大器1021输出的调制信号一次下变频至第一频段，如20GHz。

I,Q二级下混频器1023的两路输入分别与一级下混频器1022的差分输出端相连，用于对接收信号进行二次下变频至第二频段，如基带，四路本振输入端由二级本振信号的接收通路缓冲器驱动。

I,Q可变增益放大器1024的四路输入分别与I,Q二级下混频器1023的差分输出端相连，用于放大QPSK接收机下变频后的信号，同时四路输入端通过选通开关连接至芯片的外部引脚上用于片外输入信号测试。其中，放大器的增益可以为由片内数字控制单元配置的可配置变量，以适应接收机动态范围的要求，其四路输出端通过漏极开路缓冲器连接至芯片的外部引脚上用于片外输出信号测试；

在第二频段为基带时，第二频段解调模块1025可以称为基带解调产生模块。基带解调产生模块1025用于对QPSK接收机下变频放大后的信号进行解调，以产生基带数据从而实现数字信号输出。

如图1所示，基带解调产生模块1025包括依次串接的载波恢复模块1025a、放大器1025b、直流消除模块1025c以及采样输出模块1025d和时钟数据恢复模块1025e。其中，载波恢复模块1025a的输入端与I,Q可变增益放大器1024的差分输出端相连，采样输出模块1025d的数字信号输出端与芯片的外部引脚相连以将解调后的数字信号输出到片外。时钟数据恢复模块1025e由时钟产生模块105驱动，产生的输出提供给采样输出模块1025d，使得采样时钟边沿与数据信号的中心对准。

如图1所示，基带解调产生模块1025还包括数据反馈均衡模块1025f。数据反馈均衡模块1025f将采样输出模块1025d的输出经过均衡处理后叠加到放大器1025b的输出上以作为直流消除模块1025c的输入，以便减小由信道的非理想特性引入码间干扰而造成的信噪比恶化。

其中，采样输出模块1025d的输出还作为输入反馈至载波恢复模块1025a、直流消除模块1025c和时钟数据恢复模块1025e，以实现低误码率的数字信号输出。

为芯片内部的各个模块提供所需的所有时钟的时钟产生模块105可包括：锁相环1051、本振变压器1052以及基带时钟产生模块1053。

其中，锁相环1051用于产生芯片一次变频所需的本振信号和二次变频所需的本振信号。它可包括依次串接的压控振荡器、一级本振缓冲器、正交注入锁定分频器、二级本振缓冲器、两个二分频器、可变除数分频器、鉴频鉴相器以及电荷泵。鉴频鉴相器的参考频率通过芯片外部的一个引脚FREF输入。电荷泵的差分输出端与芯片外部的第一差分引脚CO连接，芯片外部的第二差分引脚Vctrl将片外环路滤波器产生电压控制信号传送至压控振荡器。一级和二级本振缓冲器均包含发射/接收通路缓冲器，分别用于驱动发射/接收通路的变频模块。

本振变压器1052的初级线圈一端连接至芯片外部引脚，另一端接地，而次级线圈两端连接至锁相环1051中的压控振荡器的输出缓冲器第一级的差分输出端。此外，芯片可以通过数字控制单元103配置为片外本振模式或者片内本振模式。

基带时钟产生模块1053用于为发射单元和接收单元提供5GHz，2.5GHz，1.25GHz，625MHz四档频率可变的同步和采样时钟。其中，其输入端与锁相环1051的分频器链中的5GHz节点相连。基带时钟产生模块1053可包括：三个依次串联逐级分频的二分频器、四个用于分别放大并隔离所述四个二分频器的输出的缓冲器和四个用于选择基带时钟产生模块的输出频率的选通开关。

如图2所示，其中显示了采用根据本发明实现的60GHz无线高速短距离通信芯片作为收发机的通信系统的结构图。

第一微控制单元201与第一60GHz无线高速短距离通信芯片203中的数字控制单元进行通信，使其工作于发射模式。在数字控制单元的作用下，芯片的收发开关将天线共用端接到发射单元上，从而对所接收的外部输入的数据信号进行一系列处理，如经过基带数据产生模块1011、QPSK调制器1012、上混频器1013以及功率放大器1014，进行伪随机处理后调制成一定频率如60GHz的调制信号并通过天线发射出去。

在系统的另一端，同样采用本发明的60GHz无线高速短距离通信芯片作为接收机。

类似地，第二微控制单元202与第二60GHz无线高速短距离通信芯片204中的数字控制单元进行通信，使其工作于接收模式。在数字控制单元的作用下，芯片的收发开关将天线共用端接到接收单元上，从而对从天线接收的60GHz调制信号进行一系列处理得到所需的数据信号。如上所述，经过低噪声放大、一级下混频、I,Q二级下混频、I,Q可变增益放大、基带解调等便还原出了第一通信芯片203发射的数据信号。

实验表明，采用本发明集成的60GHz无线高速短距离通信芯片可以使得通信系统更加紧凑，适应很多对于集成度要求比较高的场合。此外，本发明集成的60GHz无线高速短距离通信芯片的抗干扰能力较强，从而提高了通信系统的通信质量。

虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (8)

1.一种60GHz无线高速短距离通信芯片，其特征在于，所述芯片包括：

发射单元，其用于将输入所述芯片的数据进行差分和整形处理后调制成一定频率的调制信号并通过天线发射出去；

接收单元，其用于接收和解调来自天线的调制信号，并将解调得到的数据通过输出端发送到所述芯片外部；

数字控制单元，其用于控制产生所述芯片内部的所有可配置变量以及提供与外部数字处理器进行通信的接口，其中所提供的可配置变量包括工作模式、数据来源、时钟频率、调制解调信号的放大增益；

收发开关，其将所述发射模块和接收模块连接到公共天线接口处以在不同时间上基于所述可配置变量控制所述芯片进入发射模式和接收模式；

时钟产生模块，其为所述芯片内部的各个模块提供所需的所有时钟；

偏置产生模块，用于为所述芯片提供所需的偏置电压和偏置电流其中，所述发射单元为QPSK发射机，其在发射模式下，用于产生60GHz的QPSK调制信号，并通过所述收发开关和天线发射出去，所述QPSK发射机包括：

基带数据产生模块，用于在片内产生I,Q两路差分的伪随机数据，其中，其输入端与芯片外部输入端相连，以支持将所述芯片外输入的I,Q单端数据转换为差分数据并驱动到满摆幅，使得I,Q差分输出端上的输出数据可在片内产生的伪随机数据和片外输入数据之间切换，其中，所述基带数据产生模块的同步时钟为时钟产生模块中的基带时钟；

QPSK调制器，用于将所述基带数据产生模块的输出数据调制到20GHz，所述调制器的多路数据输入端分别与所述基带数据产生模块的I,Q差分输出端相连，所述调制器的多路本振输入端由二级本振信号的发射通路缓冲器驱动；

上混频器，差分输入端与所述调制器的差分输出端相连，本振端由一级本振信号的发射通路缓冲器驱动，用于将调制器产生的20GHz频段调制信号进行二次上混频，以及

功率放大器，其输入端与所述上混频器输出端相连，用于将上混频器产生的

QPSK调制信号进行功率放大，其输出端与所述收发开关相连，以将放大后的调制信号发射出去。

2.如权利要求1所述的通信芯片，其特征在于，所述接收单元为QPSK接收机，其在接收模式下，用于对接收到的调制信号进行二级下变频、放大和解调处理，并将得到的数字信号输出至所述芯片之外。

3.如权利要求2所述的通信芯片，其特征在于，所述QPSK接收机包括：

低噪声放大器，输入端与所述收发开关相连，用于低噪声放大从所述芯片外接收到的调制信号，同时降低后续模块的噪声对接收机灵敏度的影响；

一级下混频器，输入端与所述低噪声放大器的输出端相连，本振端由一级本振信号的接收通路缓冲器驱动，用于将所述低噪声放大器输出端上低噪声放大后的调制信号一次下变频至第一频段，然后通过其中的差分输出端输出；

I,Q二级下混频器，两路输入分别与所述一级下混频器的差分输出端相连，四路本振输入端由二级本振信号的接收通路缓冲器驱动，用于对变频后的调制信号进行二次下变频至第二频段，然后通过其中的差分输出端输出；

I,Q可变增益放大器，其输入分别与所述I,Q二级下混频器的差分输出端相连，用于放大二次下变频后的调制信号，同时其输入端通过选通开关连接至所述芯片的外部引脚上用于片外输入信号测试，其中所述放大器的增益为由片内数字控制单元配置的可配置变量，以适应接收机动态范围的要求，其输出端通过缓冲器连接至所述芯片的外部引脚上用于片外输出信号测试；

第二频段解调模块，用于对所述放大后的第二频段调制信号进行解调，以产生基带数据从而实现数字信号输出。

4.权利要求3所述的通信芯片，其特征在于，所述第一频段为20GHz频段，所述第二频段为基带。

5.如权利要求4所述的通信芯片，其特征在于，所述第二频段解调模块为基带解调产生模块，其包括：

依次串接的载波恢复模块、放大器、直流消除模块以及采样输出模块，其中，

所述载波恢复模块的输入端与所述I,Q可变增益放大器的差分输出端相连，所述采样输出模块的数字信号输出端与所述芯片的外部引脚相连以将解调后的数字信号输出到片外；和

时钟数据恢复模块，其由时钟产生模块驱动，产生的输出提供给所述采样输出模块，使得采样时钟边沿与数据信号的中心对准。

6.如权利要求5所述的通信芯片，其特征在于，所述基带解调产生模块还包括数据反馈均衡模块，所述数据反馈均衡模块将所述采样输出模块的输出经过均衡处理后叠加到所述放大器的输出上以作为所述直流消除模块的输入，以便减小由信道的非理想特性引入码间干扰而造成的信噪比恶化。

7.如权利要求5或6所述的通信芯片，其特征在于，所述采样输出模块的输出还反馈至所述载波恢复模块、所述直流消除模块和所述时钟数据恢复模块，以实现低误码率的数字信号输出。

8.如权利要求1所述的通信芯片，其特征在于，所述时钟产生模块包括：

锁相环，用于产生所述芯片一次变频所需的本振信号和二次变频所需的本振信号，其包括依次串接的压控振荡器、一级本振缓冲器、正交注入锁定分频器、二级本振缓冲器、两个二分频器、可变除数分频器、鉴频鉴相器以及电荷泵；所述鉴频鉴相器的参考频率通过芯片外部的一个引脚(FREF)输入，所述电荷泵的差分输出端与芯片外部的第一差分引脚(CO)连接，芯片外部的第二差分引脚(Vctrl)将片外环路滤波器产生的电压控制信号传送至压控振荡器；所述一级和二级本振缓冲器均包含发射/接收通路缓冲器，分别用于驱动发射/接收通路的变频模块；

本振变压器，初级线圈一端连接至芯片外部引脚，另一端接地，次级线圈两端连接至所述压控振荡器的输出缓冲器第一级的差分输出端，芯片可以通过所述数字控制单元配置为片外本振模式或者片内本振模式；

基带时钟产生模块，用于为发射单元和接收单元提供5GHz，2.5GHz，1.25GHz，625MHz四档频率可变的同步和采样时钟，其中，其输入端与所述锁相环的分频器链中的5GHz节点相连，其包括：三个依次串联逐级分频的二分频器、四个用于分别放大并隔离所述四个频率的信号的缓冲器、和四个用于选择基带时钟产生模块的输出频率的选通开关。