CN103391074B - 一种开关电源自锁保护电路 - Google Patents

Abstract

一种开关电源自锁保护电路，包括自锁电路、与自锁输入端连接的输入级，与自锁输出端连接的输出级，及正电源端和地端，所述自锁电路的信号输入端和信号输出端分别与输入级的输出端和输出级的输入端连接；所述自锁电路包括第一NMOS，从正电源端到第一NMOS漏级依次串联第一电阻和第二电阻，所述第一电阻和第二电阻公共端连接第一PMOS栅极；第一PMOS漏极到地端依次连接第三电阻和第四电阻，所述第三电阻和第四电阻的公共端连接第一NMOS栅极；所述第一NMOS和第一PMOS的源级分别连接地端和正电源端。采用本发明所述的开关电源自锁保护电路，增长了VDD电压重启的周期，因而减小了输出短路保护发生时累积在电源内部的能量，减少电源炸机现象的发生。

Description

一种开关电源自锁保护电路

技术领域

本发明属于集成电路设计领域，涉及开关电源芯片设计，特别是一种开关电源自锁保护电路。

背景技术

评价开关电源的质量指标以安全性、可靠性为第一原则，开关电源工作在高电压下，较大功率的开关电源同时也工作在大电流状态下，为了保护开关电源自身和负载的安全，开关电源芯片在设计过程中会考虑应对各种保护，例如输出短路保护，过温保护，过压保护等。

对于短路保护等特殊情况下，会出现VDD掉电后反复充电的情况，其中VDD为供电电源，该脚通常连接一个VDD电容作为稳压电容，对图1所示的电路结构，在短路保护情况发生后，保护检测电路检测到该信号，系统停止工作，随即触发保护锁定电路，VDD电压开始下降，直至VDD电压低于UVLO-L，高压启动电路才开启对VDD电容进行充电，直至电压高于VDD的欠压高电平UVLO-H,此时高压启动电路关闭。但由于保护未解除，VDD开始掉电，直至VDD电压低于UVLO-L，高压启动电路再次开启对VDD电容进行充电。

如图5所示，假定系统在t1时刻发生输出短路保护现象，保护检测电路检测到之后，系统以前沿消隐时间工作，由于内部电路模块在消耗功耗，驱动开通时间较短，输出给VDD供电的时间很短，所以VDD电压开始下降，当VDD电压下降到t2时刻后，VDD电压小于UVLO-L，系统停止工作，内部逻辑将会被清除，此时高压启动将开启，VDD电压开始上升，当VDD上升到t3时刻，VDD电压高于UVLO-H，高压启动关闭，由于保护未解除，电路内部的功耗导致VDD电压开始下降，当VDD下降到UVLO-L时，系统停止工作，内部逻辑将被清除，高压启动开启，VDD电压上升，只要短路保护未解除，系统将如上所述循环工作。

图5的下半部分给出对应其上半部分的驱动信号随时间变化的示意图，在VDD电压高于UVLO-H后，驱动信号开始输出并跟随VDD电压变化，至VDD电压低于UVLO-L时驱动信号关闭，驱动信号的频率和脉宽决定于高压充电支路的充电速度和VDD电容的掉电速度。实际决定于UVLO-H和UVLO-L之间的差值。

欠压高电平UVLO-H和欠压低电平UVLO-L是欠压检测电路的两个检测电平，在VDD从高到低和从低到高变化时，欠压检测电路的输出电平分别在VDD到达UVLO-L和UVLO-H处翻转，二者之间存在一定差值，该差值的设计在于避免由于VDD的正常波动引起电路反复启动，即对欠压的门限值做了一定的迟滞设计，本领域内该值一般较小，例如对VDD=2V的欠压门限值，可能UVLO-H和UVLO-L分别为2.1V和2V，迟滞值为100毫伏。由于迟滞值较低，因此在短路保护情况下VDD电压重启频率较高，单位时间内驱动信号开启的时间较长。

上述过程VDD电压重启频率较高，单位时间内驱动信号开启的时间较长。输出短路保护发生时累积在电源内部的能量也越多，容易使电源发生炸机现象。

发明内容

为克服现有技术在短路保护等情况下系统重启频率过高造成能量累积，引起电源内部炸机的技术缺陷，本发明公开了一种开关电源自锁保护电路。

一种开关电源自锁保护电路，包括自锁电路、与自锁输入端连接的输入级，与自锁输出端连接的输出级，及正电源端和地端，所述自锁电路的信号输入端和信号输出端分别与输入级的输出端和输出级的输入端连接；所述自锁电路包括第一NMOS，从正电源端到第一NMOS漏级依次串联第一电阻和第二电阻，所述第一电阻和第二电阻公共端连接第一PMOS栅极；第一PMOS漏极到地端依次连接第三电阻和第四电阻，所述第三电阻和第四电阻的公共端连接第一NMOS栅极；所述第一NMOS和第一PMOS的源级分别连接地端和正电源端；所述输入级的输出端和自锁电路的信号输入端之间还串联有二极管器件。

采用开关电源自锁保护电路，使输出级输出的信号的上升沿向后延时，延缓了高压启动支路对VDD电容的充电，降低了VDD电容反复充电的频率。

优选的，所述二极管器件为二极管连接方式的三极管或MOS管。

优选的，还包括正电源端下拉支路，所述正电源端下拉支路在所述第一NMOS管开启时对正电源端电压进行下拉。正电源端下拉支路的设置时VDD端电压上升斜率变缓，避免VDD快速上拉。

进一步的，所述正电源端下拉支路包括第二NMOS，所述第四电阻由串联的第一子电阻和第二子电阻组成，两个子电阻的公共节点连接第二NMOS的栅极，所述第二NMOS的源级和漏极分别连接地端和正电源端。

更进一步的，所述第二NMOS的漏极与正电源端之间串联有第六电阻。

优选的，所述输入级和/或输出级为一个或多个串联的反相器。

优选的，所述输入级包括一个反相器结构和电流源，所述反相器结构的PMOS管源级连接电流源的输出端。

采用本发明所述的开关电源自锁保护电路，在发生输出短路等保护的时候，能够显著增长VDD电压重启的周期，从而显著减小保护期间系统驱动开启的时间，因而减小了输出短路保护发生时累积在电源内部的能量，减少电源炸机现象的发生，更好地实现了保护电源系统的作用。

附图说明

图1示出本发明所述高压启动支路对VDD电容充电过程示意图；

图2示出本发明一个具体实施例的电路示意图；

图3示出本发明又一具体实施例的电路示意图；

图4示出本发明的VDD充放电时序关系示意图；

图5示出现有技术的VDD充放电时序关系示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

本发明所述的一种开关电源自锁保护电路，包括自锁电路、与自锁输入端连接的输入级，与自锁输出端连接的输出级，及正电源端和地端，所述自锁电路的信号输入端和信号输出端分别与输入级的输出端和输出级的输入端连接；

所述自锁电路包括第一NMOS，从正电源端到第一NMOS漏级依次串联第一电阻和第二电阻，所述第一电阻和第二电阻公共端连接第一PMOS栅极；第一PMOS漏极到地端依次连接第三电阻和第四电阻，所述第三电阻和第四电阻的公共端连接第一NMOS栅极；所述第一NMOS和第一PMOS的源级分别连接地端和正电源端。

如图2所示，虚线框内为自锁电路，图中R1为第一电阻，R2为第二电阻，R3为第三电阻，R4为第四电阻，M3为第一PMOS，M4为第一NMOS。虚线框左方电路为输入级，虚线框右方为输出级。

例如当短路保护发生时，保护检测电路检测到保护发生后将输出一个触发保护锁定的低电平信号到自锁输入端Vin，该信号经过输入级后变为高电平，此时A点电压升高,M4导通，B点变为低电平，通过输出级输出Vout为高电平。R1和R2分压使C点电压能够将M3开启，R3、R4和R5分压使M5开启。此时由M4、R1、R2、M3、R3、R4和R5组成一个状态锁定环，只要VDD电压高于Vth（latch），自锁输出端Vout输出将不会变化，当VDD电压低于Vth（latch）时，Vout脚输出电压才变低。这里Vth（latch）为能够维持上述锁定状态的VDD最低电压。

下面分析Vth（latch）的计算方法：

当，M3将开启，Vthp为PMOS管的阈值电压；同理当时，M4导通，Vthn为NMOS管的阈值电压；所以当且时，自锁输出端Vout输出电压将被锁定在高电平。只有在VDD下降到Vth（latch）时，锁定才被解除，Vout脚电压将变低。

其中，，MAX计算符表示对括号内的各个值取最大值。

图4中所示为上述具体实施方式下的信号时序示意图，假定系统在t1时刻发生输出短路保护现象，系统以LEB时间工作，VDD持续供电，内部功耗导致VDD电压开始下降，当VDD电压下降到t2时刻后，VDD电压小于UVLO-L，系统停止工作，同时会关掉内部大部分模块，此时内部模块耗电减少，主要是自锁保护电路耗电，因此VDD电压下降的速度放缓，当VDD下降到t3时刻后，VDD电压将小于Vth（latch），锁定被解除，自锁输出端Vout脚电压变低。

如图1和图4所示，Vout脚输出变低将会开启高压启动电路，从而给VDD电容充电，高压启动电流远大于流过自锁保护电路的消耗电流，此时VDD电压快速上升，在t4时刻，VDD电压上升到UVLO-H时，高压启动关闭,VDD电压开始下降，当VDD电压下降到t5时刻后，VDD电压小于UVLO-L，系统停止工作，同时系统会关掉部分内部大部分模块，此时内部模块耗电减少，主要是自锁保护电路耗电，所以VDD电压下降的速度放缓，当VDD下降到t6时刻后，VDD电压将小于Vth(latch)，锁定被解除，Vout脚输出电压变低。在保护未解除之前，VDD电压将按t3到t6时刻波形周期变化。

由图4可见，VDD电压按t3到t6时刻波形周期变化，相对背景技术中的驱动信号，在t5到t6时间段内，由于自锁电路对Vout脚输出电压持续锁定保持高电平，直到VDD电压低于Vth(latch)时，Vout脚输出电压才翻转变高，VDD电容重新开始充电，t5到t6的时间延时实际延缓了高压启动支路对VDD电容的充电，降低了VDD电容反复充电的频率。

图3中左边虚线框内为输入级，输入级的作用是将接收的信号放大后输出到自锁电路的信号输出端，根据逻辑可以是偶数级或奇数级反相器串联而成。在图3中采用了最简单的一级反相器结构。在输入级的输出端和自锁电路的信号输入端串联一个二极管器件，当VDD电压降到欠压低电平UVLO-L之后，输入端信号会悬空，此二极管可以防止M2管开启后将自锁电路关闭。

对输入级的输出信号高电平进行降压处理，使到达自锁电路信号输出端的电压信号降低，以确保所述第一PMOS，即M3的漏极电压较低，能够使M3具有一定的源漏电流。该二极管器件可以是一个或多个串联的二极管方式连接的三极管或MOS管，降低的电压一般在开启电压VBE或VTH的整数倍附近，降压幅度不随流过该二极管器件的电流变化而大幅变化。

图3中输入级的设置方式中，在反相器结构的PMOS源级到电源端之间，设置了一个偏置电流源Ibias,偏置电流源对反相器结构的上拉电流进行限定，通过调节偏置电流源的电流大小调节输入级的输出端信号在上升段的斜率。此电流源的目的是避免输入干扰，如果没有电流源限制，图2中如果有很短脉冲的高电平输入，输出立即翻转，自锁电路立即工作。造成自锁电路的错工作。

如图4示出本发明又一实施例，在该实施例中，还包括正电源端下拉支路，所述正电源端下拉支路在所述第一NMOS管开启时对正电源端电压进行下拉。

正电源端下拉支路对正电源端提供了一个额外的下拉电流，此路下拉电流只在自锁电路工作时打开，通过调节电阻R6的大小来调节VDD电压下降的时间。

在图4中，该正电源下拉支路包括第二NMOS，所述第四电阻由串联的第一子电阻R41和第二子电阻R42组成，两个子电阻的公共节点连接第二NMOS的栅极，所述第二NMOS的源级和漏极分别连接地端和正电源端。两个子电阻的阻值设定应该使得M5能正常开启，并提供一定的下拉电流，下拉电流根据M3，M4在锁定状态下的电流确定，一般在数十微安左右，实际设定时，通常在M5漏极设置一个漏极电阻，用该电阻阻值调整流过M5的电流，从而调节VDD电压下降的时间。

图4为采用本发明后的驱动信号示意图，图5为未采用本发明的传统电路驱动信号示意图，驱动信号（DRV）为高表示开关电源的功率管开启。从图4和图5比较可以看出，由于本发明中自锁状态直到VDD低于Vth(latch)才发生自锁解除，使得VDD下降时间被大大延长，同时由于Vth(latch)低于UVLO-L,使得VDD的上升沿时间也被延长，综合考虑，显著增大了VDD电压重启的周期，从而减小单位时间内DRV开启的时间。

采用本发明所述的开关电源自锁保护电路，在发生输出短路等保护的时候，能够显著增长VDD电压重启的周期，从而显著减小保护期间系统驱动开启的时间，因而减小了输出短路保护发生时累积在电源内部的能量，减少电源炸机现象的发生，更好地实现了保护电源系统的作用。

前文所述的为本发明的各个优选实施例，各个优选实施例中的优选实施方式如果不是明显自相矛盾或以某一优选实施方式为前提，各个优选实施方式都可以任意叠加组合使用，所述实施例以及实施例中的具体参数仅是为了清楚表述发明人的发明验证过程，并非用以限制本发明的专利保护范围，本发明的专利保护范围仍然以其权利要求书为准，凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (7)

1.一种开关电源自锁保护电路，包括自锁电路、与自锁输入端连接的输入级，与自锁输出端连接的输出级，及正电源端和地端，所述自锁电路的信号输入端和信号输出端分别与输入级的输出端和输出级的输入端连接；

其特征在于，所述自锁电路包括第一NMOS，从正电源端到第一NMOS漏级依次串联第一电阻和第二电阻，所述第一电阻和第二电阻公共端连接第一PMOS栅极；

第一PMOS漏极到地端依次连接第三电阻和第四电阻，所述第三电阻和第四电阻的公共端连接第一NMOS栅极；

所述第一NMOS和第一PMOS的源级分别连接地端和正电源端；

所述输入级的输出端和自锁电路的信号输入端之间还串联有二极管器件。

2.如权利要求1所述的开关电源自锁保护电路，其特征在于，所述二极管器件为二极管连接方式的三极管或MOS管。

3.如权利要求1所述的开关电源自锁保护电路，其特征在于，还包括正电源端下拉支路，所述正电源端下拉支路在所述第一NMOS管开启时对正电源端电压进行下拉。

4.如权利要求3所述的开关电源自锁保护电路，其特征在于，所述正电源端下拉支路包括第二NMOS，所述第四电阻由串联的第一子电阻和第二子电阻组成，两个子电阻的公共节点连接第二NMOS的栅极，所述第二NMOS的源级和漏极分别连接地端和正电源端。

5.如权利要求4所述的开关电源自锁保护电路，其特征在于，所述第二NMOS的漏极与正电源端之间串联有第六电阻。

6.如权利要求1所述的开关电源自锁保护电路，其特征在于，所述输入级和/或输出级为一个或多个串联的反相器。

7.如权利要求1所述的开关电源自锁保护电路，其特征在于，所述输入级包括一个反相器结构和一个电流源，所述反相器结构包括第三NMOS和第三PMOS，所述第三NMOS漏极、栅极分别与第三PMOS漏极和栅极相连，第三NMOS漏极与第三PMOS漏极的公共端连接二极管器件的输入端，第三NMOS栅极与第三PMOS栅极的公共端作为接收信号的自锁输入端，第三NMOS的源极连接地端，第三PMOS管的源级连接电流源的输出端。